一种基于FPGA软核的高压SVG分相控制系统技术方案

一种基于FPGA软核的高压SVG分相控制系统，包括FPGA软核、PLL锁相环、逻辑信号处理模块，FPGA软核、PLL锁相环、逻辑信号处理模块集成为FPGA芯片；FPGA软核，用于运行软件代码，FPGA软核包括CPU、JTAG调试接口、RAM存储器、IO端口、EPCS控制器、系统总线；PLL锁相环对外部输入的时钟信号锁相倍频之后，为FPGA软核、逻辑信号处理模块提供工作时钟；逻辑信号处理模块包括PWM脉宽调制模块、编码发送模块TX、编码接收模块RX、保护处理模块和并行总线接口，用于与FPGA软核的CPU、存储器和外设控制器建立通讯联系，本发明专利技术使高压SVG分相控制系统的架构大幅度简化，实现了高压SVG分相控制系统软硬件可编程，提高了控制系统的抗干扰能力。

A high voltage SVG phase separation control system based on FPGA soft core

【技术实现步骤摘要】
一种基于FPGA软核的高压SVG分相控制系统
本专利技术涉及电力SVG设备控制领域，尤其涉及一种基于FPGA软核的高压SVG分相控制系统。
技术介绍
高压SVG（静止无功发生器）为现阶段电力系统最先进的无功补偿技术，高压SVG功率单元采用链式结构，每相由若干个功率单元级联组成。高压SVG每相级联的功率单元个数根据电网电压等级确定，如35kV星接SVG，每相有36-40个功率单元，如何产生如此多的功率单元的控制信号及手段是高压SVG分相控制系统的关键。目前高压SVG分相控制系统主流的技术为“DSP+FPGA”，DSP如TMS320F2812、TMS320F28335、ADSP-21489。DSP虽然有丰富的外设及接口，但是也无法产生36-40个功率单元的控制信号，因此使用FPGA挂到DSP并行总线上，通过FPGA产生各功率单元的PWM信号，编码后通过串行通信发送给功率单元，同时通过FPGA接收各功率单元上传的串行通信编码，解析出各功率单元的母线电压、保护状态。DSP和FPGA使用的数量各厂家有所不同，但多控制芯片、大量的信号线，不仅使材料成本增加，还降低了控制系统的抗干扰能力，因此需要一种技术解决存在的问题。
技术实现思路
本专利技术提供一种架构简单、成本低廉、易于生产且软硬件可编程的基于FPGA软核的高压SVG分相控制系统。本专利技术解决其技术问题采用的技术方案为：一种基于FPGA软核的高压SVG分相控制系统，包括FPGA软核、PLL锁相环、逻辑信号处理模块，FPGA软核、PLL锁相环、逻辑信号处理模块集成为FPGA芯片；所述FPGA软核，用于运行软件代码，所述FPGA软核为嵌入式处理器，FPGA软核包括CPU、JTAG调试接口、RAM存储器、IO端口、EPCS控制器、系统总线；所述PLL锁相环对外部输入的时钟信号锁相倍频之后，为FPGA软核、逻辑信号处理模块提供工作时钟；所述的逻辑信号处理模块包括PWM脉宽调制模块、编码发送模块TX、编码接收模块RX、保护处理模块和并行总线接口，所述逻辑信号处理模块通过并行总线接口与FPGA软核的系统总线连接，形成FPGA软核的片内外设，用于与FPGA软核的CPU、存储器和外设控制器建立通讯联系。所述的PLL锁相环与FPGA芯片外部的晶振连接，PLL锁相环的输出分别与FPGA软核和逻辑信号处理模块的信号输入端连接；所述CPU的输出端与JTAG调试接口连接，CPU的输出通过并行接口与系统总线连接；所述EPCS控制器的输入端通过SPI接口与FPGA芯片外部的Flash存储器连接，EPCS控制器的输出端通过并行接口与系统总线连接；IO端口通过并行接口与系统总线连接，IO端口通过内部硬连线连接到FPGA芯片的管脚；所述RAM存储器通过并行接口连接到系统总线所述编码接收模块RX包括n路编码接收模块RX1、……、RXn，所述编码接收模块RX为功率单元数据串行通信接口，n路编码接收模块RX的输入端与FPGA芯片的管脚连接，n路编码接收模块RX的母线电压Un输出端与并行总线接口连接，n路编码接收模块RX的故障状态输出端与保护处理模块的输入端连接；保护处理模块的输出端与并行总线接口连接，编码接收模块RX能够根据功率单元的数量、FPGA的逻辑资源进行调整。所述编码发送模块TX包括n路编码发送模块TX1、……、TXn，所述编码发送模块TX为PWM编码串行通信接口，所述PWM脉宽调制模块包括n个脉宽调制子模块PWM1、……、PWMn，PWM脉宽调制模块的输入端与并行总线接口连接，n个脉宽调制子模块PWM1、……、PWMn的输出端分别与编码发送模块TX1、……、TXn的输入端相应连接，编码发送模块TX1、……、TXn的输出端与FPGA芯片的管脚连接，编码发送模块TX和PWM脉宽调制模块能够根据功率单元的数量、FPGA的逻辑资源进行调整。本专利技术的有益效果是，在满足高压SVG分相控制系统控制需求的情况下，用单片FPGA实现高压SVG分相控制系统，不仅使高压SVG分相控制系统的架构大幅度简化，还实现了高压SVG分相控制系统软硬件可编程，本专利技术只使用单片FPGA，控制系统架构简化的同时，使成本降低，另外节省了控制芯片之间的大量连线，提高了控制系统的抗干扰能力。附图说明以下结合附图对专利技术做进一步详细描述。附图1是本专利技术高压SVG分相控制系统架构示意图；附图2是本专利技术高压SVG专用的逻辑信号处理模块结构示意图。具体实施方式下面结合附图1、附图2及具体实施例对本专利技术的技术方案进行更清楚、完整地描述，然而所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供了一种基于FPGA软核的高压SVG分相控制系统，如图1所示，包括FPGA软核、PLL锁相环、逻辑信号处理模块，FPGA软核、PLL锁相环、逻辑信号处理模块集成为FPGA芯片；所述FPGA软核，用于运行软件代码，所述FPGA软核为嵌入式处理器，FPGA软核包括CPU、JTAG调试接口、RAM存储器、IO端口、EPCS控制器、系统总线；所述PLL锁相环对外部输入的时钟信号锁相倍频之后，为FPGA软核、逻辑信号处理模块提供工作时钟；所述的逻辑信号处理模块包括PWM脉宽调制模块、编码发送模块TX、编码接收模块RX、保护处理模块和并行总线接口，所述逻辑信号处理模块通过其他并行总线接口与FPGA软核的系统总线连接，形成FPGA软核的片内外设，用于与FPGA软核的CPU、存储器和外设控制器建立通讯联系。优选地，所述的PLL锁相环与FPGA芯片外部的晶振连接，PLL锁相环的输出分别与软核和逻辑信号处理模块的信号输入端连接；所述CPU的寄存器输出端与JTAG调试接口连接，CPU的输出通过并行接口与系统总线连接；所述EPCS控制器的输入端通过SPI接口与FPGA芯片外部的Flash存储器连接，EPCS控制器的输出端通过并行接口与系统总线连接；IO端口通过并行接口与系统总线连接，IO端口通过内部硬连线连接到FPGA芯片的管脚；所述RAM存储器通过并行接口连接到系统总线如图2所示，所述编码接收模块RX包括n路编码接收模块RX1、……、RXn，所述编码接收模块RX为功率单元数据串行通信接口，n路编码接收模块RX的输入端与FPGA芯片的管脚连接，n路编码接收模块RX的母线电压Un输出端与并行总线接口连接，n路编码接收模块RX的故障状态输出端与保护处理模块的输入端连接；保护处理模块的输出端与并行总线接口连接，编码接收模块RX能够根据功率单元的数量、FPGA的逻辑资源进行调整。所述编码发送模块TX包括n路编码发送模块TX1、……、TXn，所述编码发送模块TX为PWM编码串行通信接口，所述PWM脉宽调制模块包括n个脉宽调制子模块PWM1、……、PWMn，PWM脉宽调制模块的输入端与并行总线接口连接，n个脉宽调制子模块PWM1、……、PWMn的输出端分别与编码发送模块TX1、……、TXn的输入端相应连接，编码发送模块TX1、……、TXn的输出端与FPGA芯片的管脚连接，编码发送模块TX和PWM脉宽调制模块能够根据功率单元的数量、FPGA的逻辑资源进行调整。本专利技术实本文档来自技高网...

【技术保护点】
1.一种基于FPGA软核的高压SVG分相控制系统，其特征在于，包括FPGA软核、PLL锁相环、逻辑信号处理模块，FPGA软核、PLL锁相环、逻辑信号处理模块集成为FPGA芯片；所述FPGA软核，用于运行软件代码，所述FPGA软核为嵌入式处理器，FPGA软核包括CPU、JTAG调试接口、RAM存储器、IO端口、EPCS控制器、系统总线；所述PLL锁相环对外部输入的时钟信号锁相倍频之后，为FPGA软核、逻辑信号处理模块提供工作时钟；所述的逻辑信号处理模块包括PWM脉宽调制模块、编码发送模块TX、编码接收模块RX、保护处理模块和并行总线接口，所述逻辑信号处理模块通过并行总线接口与FPGA软核的系统总线连接，形成FPGA软核的片内外设，用于与FPGA软核的CPU、存储器和外设控制器建立通讯联系。

【技术特征摘要】
1.一种基于FPGA软核的高压SVG分相控制系统，其特征在于，包括FPGA软核、PLL锁相环、逻辑信号处理模块，FPGA软核、PLL锁相环、逻辑信号处理模块集成为FPGA芯片；所述FPGA软核，用于运行软件代码，所述FPGA软核为嵌入式处理器，FPGA软核包括CPU、JTAG调试接口、RAM存储器、IO端口、EPCS控制器、系统总线；所述PLL锁相环对外部输入的时钟信号锁相倍频之后，为FPGA软核、逻辑信号处理模块提供工作时钟；所述的逻辑信号处理模块包括PWM脉宽调制模块、编码发送模块TX、编码接收模块RX、保护处理模块和并行总线接口，所述逻辑信号处理模块通过并行总线接口与FPGA软核的系统总线连接，形成FPGA软核的片内外设，用于与FPGA软核的CPU、存储器和外设控制器建立通讯联系。2.根据权利要求1所述的基于FPGA软核的高压SVG分相控制系统，其特征在于，所述的PLL锁相环与FPGA芯片外部的晶振连接，PLL锁相环的输出分别与FPGA软核和逻辑信号处理模块的信号输入端连接；所述CPU输出端与JTAG调试接口连接，CPU的输出通过并行接口与系统总线连接；所述EPCS控制器的输入端通过SPI接口与FPGA芯片外部的Flash存储器连接，EPCS控制器的输出端通过并行接口与系统总线连接；IO端口通过并行接口与系统总...

【专利技术属性】
技术研发人员：胡顺全，裴宝峰，任其广，侯荣芳，郑云玲，刘丽敏，
申请(专利权)人：新风光电子科技股份有限公司，
类型：发明
国别省市：山东,37