电压调节器制造技术

本发明专利技术提供电压调节器。该电压调节器具有：误差放大器，其输入反馈电压和基准电压；放大电路，其输入误差放大器的输出电压，利用第一输出电压控制输出晶体管的栅极；以及非调节检测电路，其根据放大电路输出的第二输出电压而检测电压调节器的非调节状态，放大电路具有第一晶体管和第二晶体管，并且输出基于第二晶体管的栅极与源极间电压的第二输出电压，其中，该第一晶体管的栅极输入误差放大器的输出电压，该第二晶体管与第一晶体管的漏极连接。

Voltage regulator

【技术实现步骤摘要】
电压调节器
本专利技术涉及电压调节器。
技术介绍
电压调节器具备抑制输出电压的过冲的过冲抑制电路。输出电压的过冲在电压调节器的输出电压低于预先设定的输出电压的状态、即非调节状态时容易产生。因此，过冲抑制电路具备由比较器构成的非调节检测电路，当检测到非调节状态时抑制过冲(例如，参照专利文献1日本特开2015-7903号)。专利文献1：日本特开2015-7903号公报但是，存在如下课题：在欲使用专利文献1的日本特开2015-7903号的技术来利用集成电路以CMOS制造工艺实现高耐压的电压调节器时，需要研究以下的事项。在电源电压从低电压摆动至高电压的情况下，输出晶体管的栅极电压在大致与电源电压相同的范围内摆动。因此，构成非调节检测电路的比较器的输入晶体管的栅氧化膜需要成为具有与电源电压相同的耐压的高耐压。高耐压且栅氧化膜厚的MOS晶体管的特性的偏差大于低耐压且栅氧化膜薄的MOS晶体管，因此，非调节检测电路的特性容易发生偏差。此外，在将低耐压且栅氧化膜薄的MOS晶体管和高耐压且栅氧化膜厚的MOS晶体管构成在同一衬底上时，CMOS制造工艺中的工序步骤数增加，因此，导致制造成本增大。
技术实现思路
本专利技术是鉴于上述课题而提出的，本专利技术的目的在于提供一种高耐压、低成本且检测功能的特性偏差小的电压调节器。本专利技术的一个方式的电压调节器的特征在于，具有：误差放大器，其输入反馈电压和基准电压；放大电路，其输入误差放大器的输出电压，利用第一输出电压控制输出晶体管的栅极；以及非调节检测电路，其根据放大电路输出的第二输出电压而检测电压调节器的非调节状态，放大电路具有第一晶体管和第二晶体管，并且输出基于第二晶体管的栅极与源极间电压的第二输出电压，其中，该第一晶体管的栅极输入误差放大器的输出电压，该第二晶体管与第一晶体管的漏极连接。根据本专利技术的电压调节器，由于构成为利用基准电压限制对输出晶体管的栅极电压进行感测的比较器的输入电压，所以能够仅由低耐压且栅氧化膜薄的MOS晶体管构成非调节检测电路，从而能够减小非调节检测电路的特性偏差。并且，通过节省在高耐压的MOS晶体管的工序步骤数，能够减小制造成本。附图说明图1是示出本专利技术的实施方式的电压调节器的电路图。图2是示出本实施方式的电压调节器的另一例的电路图。图3是示出本实施方式的电压调节器的另一例的电路图。标号说明10：输出晶体管；13、14、15：基准电压电路；16：误差放大器；17：第二放大电路；18：非调节检测电路；19：过冲检测电路。具体实施方式以下，参照附图，对本专利技术的实施方式进行说明。图1是示出本实施方式的电压调节器100的电路图。电压调节器100具有电压输入端子1、电压输出端子2、接地端子3、输出晶体管10、形成反馈电路的电阻11、12、基准电压电路13、15、误差放大器16、放大电路17、非调节检测电路18、构成过冲抑制电路的过冲检测电路19和PMOS晶体管20。放大电路17具有PMOS晶体管21、NMOS晶体管22、恒流源23和基准电压电路14。对电压调节器100的结构要素的连接进行说明。输出晶体管10的源极与电压输入端子1连接，漏极与电压输出端子2连接，栅极与放大电路17的第一输出端连接。电阻11的一个端子与电压输出端子2连接，另一个端子与电阻12的一个端子连接。电阻12的另一个端子与接地端子3连接。输出反馈电压Vfb的电阻11和电阻12的连接点与误差放大器16的反相输入端子和过冲检测电路19的输入端子连接。误差放大器16的同相输入端子与基准电压电路13的输出端连接，输出端子与作为放大电路17的输入端的PMOS晶体管21的栅极连接。PMOS晶体管21的源极与电压输入端子1连接，作为放大电路17的第一输出端的漏极与NMOS晶体管22的漏极连接。NMOS晶体管22的作为放大电路17的第二输出端的源极经由恒流源23与接地端子3连接，栅极与基准电压电路14的输出端连接。非调节检测电路18的同相输入端子与放大电路17的第二输出端连接，反相输入端子与基准电压电路15的输出端连接，输出端子与过冲检测电路19的输入端子连接。过冲检测电路19的输出端与PMOS晶体管20的栅极连接。PMOS晶体管20的源极与电压输入端子1连接，漏极与输出晶体管10的栅极连接。下面，对该结构的电压调节器100的动作进行说明。基准电压电路13输出以接地端子3的接地电压Vss为基准的基准电压Vref1。基准电压电路14输出以接地端子3的接地电压Vss为基准的基准电压Vref2。基准电压电路15输出以接地端子3的接地电压Vss为基准的基准电压Vref3。电压调节器100的电压输入端子1的输入电压Vin充分高，在处于调节状态时，电压输出端子2的输出电压Vout被控制为根据基准电压Vref1而由反馈电路的电阻11、12的电阻比确定的期望的输出电压。这时，误差放大器16和放大电路17控制输出晶体管10的栅极电压，以使反馈电压Vfb与基准电压Vref1一致。放大电路17具有增益，对误差放大器16的输出电压VE进行放大并将作为第一输出电压的电压V1输出到输出晶体管10的栅极。放大电路17的NMOS晶体管22被恒流源23的电流I1进行偏置，从源极输出作为第二输出电压的电压V2。在调节状态下，电压V1成为比输入电压Vin低了输出晶体管10的栅极与源极间电压的电压，电压V2成为比基准电压Vref2低了NMOS晶体管22的栅极与源极间电压的电压。基准电压Vref3被设定低于调节状态的电压V2。在电压V2高于基准电压Vref3时，非调节检测电路18输出表示调节状态的高(H)电平的信号Vreg。在信号Vreg为高电平时，过冲检测电路19与反馈电压Vfb无关地控制PMOS晶体管20的栅极电压，以使PMOS晶体管20截止。另一方面，在输入电压Vin低于针对输出电压Vout预先设定的输出电压时，电压调节器100成为非调节状态。反馈电压Vfb低于基准电压Vref1，因此，误差放大器16的输出电压VE升高，PMOS晶体管21截止，电压V1降低至接地电压Vss附近。这时，NMOS晶体管22成为非饱和状态，因此，电压V2下降至接地电压Vss附近，低于基准电压Vref3。在电压V2低于基准电压Vref3时，非调节检测电路18输出表示非调节状态的低(L)电平的信号Vreg。当接收到低电平的信号Vreg时，过冲检测电路19使输出电压Vout的过冲检测变为有效。过冲检测电路19根据反馈电压Vfb的上升来检测由于输入电压Vin的变动而导致的输出电压Vout的过冲。当检测到过冲时，过冲检测电路19输出使PMOS晶体管20导通的信号，并提高输出晶体管10的导通电阻，从而抑制输出电压Vout的过冲。如以上说明，作为非调节检测电路18的同相输入端子的输入电压的电压V2无论电压调节器100的状态如何都被抑制为比基准电压Vref2低的电压。因此，即使在输入电压Vin为高电压、且输出晶体管的栅极的电压V1摆动至高电压的情况下，非调节检测电路18的同相输入端子的电压V2也不会达到高电压。所以，构成非调节检测电路的比较器的输入晶体管可以由低耐压且栅氧化膜薄的MOS晶体管构成。低耐压且栅氧化膜薄的MOS晶体管的特性偏差比较小，因此，非调节检测电路18能够减小特性偏差。并且本文档来自技高网...

【技术保护点】
1.一种电压调节器，其特征在于，其具有：反馈电路，其输出基于输出晶体管输出的输出电压的反馈电压；误差放大器，其输入所述反馈电压和基准电压；放大电路，其输入所述误差放大器的输出电压，利用第一输出电压控制所述输出晶体管的栅极；以及非调节检测电路，其根据所述放大电路输出的第二输出电压而检测电压调节器的非调节状态，所述放大电路具有第一晶体管和第二晶体管，并且输出基于所述第二晶体管的栅极与源极间电压的所述第二输出电压，其中，该第一晶体管的栅极输入所述误差放大器的输出电压，该第二晶体管与所述第一晶体管的漏极连接。

【技术特征摘要】
2018.03.22 JP 2018-0541541.一种电压调节器，其特征在于，其具有：反馈电路，其输出基于输出晶体管输出的输出电压的反馈电压；误差放大器，其输入所述反馈电压和基准电压；放大电路，其输入所述误差放大器的输出电压，利用第一输出电压控制所述输出晶体管的栅极；以及非调节检测电路，其根据所述放大电路输出的第二输出电压而检测电压调节器的非调节状态，所述放大电路具有第一晶体管和第二晶体管，并且输出基于所述第二晶体管的栅极与源极间电压的所述第二输出电压，其中，该第一晶体管的栅极输入所述误差放大器的输出电压，该第二晶体管与所述第一晶体管的漏极连接。2.根据权利...

【专利技术属性】
技术研发人员：坂口薰，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：日本,JP