一种数据串并转换装置、延时器及数据处理方法制造方法及图纸

本申请提供一种数据串并转换装置，包括多个串并数据处理模块、多个FIFO时钟缓冲模块，每个串并数据处理模块连接一个FIFO时钟缓冲模块，数据串并转换装置还包括多个数据输入通道，每个串并数据处理模块处理其中一个数据输入通道内的数据；本申请的数据串并转换装置，每个数据输入通道均对应设有串并数据处理模块、FIFO时钟缓冲模块，当多个数据输入通道内的数据同时输入数据串并转换装置中时，每个数据输入通道均对应一个串并数据处理模块、一个FIFO时钟缓冲模块，即单个串并数据处理模块处理的数据量仅为一个数据输入通道内的数据量，因而避免出现因串并数据处理模块内输入的数据量过大而使数据无法通过的现象。

A Data Series-to-Parallel Conversion Device, Delayer and Data Processing Method

【技术实现步骤摘要】
一种数据串并转换装置、延时器及数据处理方法
本专利技术涉及数据的串并转换处理领域，更为具体而言，涉及一种数据串并转换装置、延时器及数据处理方法。
技术介绍
现在的视音频延时器的设计是针对4通道的3G-SDI信号的输入进行的设计，而随着技术的进步，超高清时代已经来临，当视音频延时器中输入的视音频信号为4通道的12G-SDI视音频信号时，由于每个通道都是4K2160p的12G带宽的大通道数据，在4个通道的12G-SDI信号同时输入到数据串并转换装置时，由于进入数据串并转换装置的数据量过大，视音频延时器中的数据串并转换装置无法同时处理4×12G-SDI的信号，使得4通道的12G-SDI信号无法通过或者无法正常通过数据串并转换装置，并且由于每个通道传输的信号数据量过大，各通道内传输的信号数据的频率、时钟、抖动会更加的不稳定，影响信号传输质量。
技术实现思路
基于上述问题，本专利技术提供了一种数据串并转换装置，本专利技术中的数据串并转换装置包括：多个串并数据处理模块、多个FIFO时钟缓冲模块，每个串并数据处理模块连接一个FIFO时钟缓冲模块；数据串并转换装置还包括多个数据输入通道，每个串并数据处理模块处理其中一个数据输入通道内的数据；串并数据处理模块配置为将串行数据转换为并行数据，并将并行数据发送给FIFO时钟缓冲模块；FIFO时钟缓冲模块配置为对从串并数据处理模块接收的并行数据进行缓冲处理并将并行数据发送给下级处理模块。本专利技术提供的数据串并转换装置，设有多个串并数据处理模块、多个FIFO时钟缓冲模块以及多个数据输入通道，每个串并数据处理模块连接一个FIFO时钟缓冲模块，每个串并数据处理模块以及与其连接的FIFO时钟缓冲模块处理其中一个数据输入通道内的数据，当多个数据输入通道内的数据同时输入到数据串并转换装置中时，每个数据输入通道内的数据均对应一个串并数据处理模块以及一个FIFO时钟缓冲模块，即单个串并数据处理模块处理的数据量仅为一个数据输入通道内的数据量，也就是说并非所有数据输入通道内的数据均由一个串并数据处理模块进行处理，因而避免出现因为串并数据处理模块内输入的数据量过大而使得数据无法通过或无法正常通过的现象。在本专利技术提供的一种数据串并转换装置中，每个串并数据处理模块还对应连接一个FIFO时钟缓冲模块，用于对输入的有效数据以及附加信息数据进行临时存储，并对附加信息数据进行分离、注册、重整，以此来解决当每个数据输入通道的数据量过大时产生的数据频率、时钟、抖动不稳定的问题。进一步的，FIFO时钟缓冲模块包括多个数据缓冲空间，多个数据缓冲空间配置为按照预先定义的指令同时进行独立的数据处理。在FIFO时钟缓冲模块中设置多个数据缓冲空间，多个数据缓冲空间，多个数据缓冲空间同时进行独立的数据处理，极大的增加了数据传输速率，提高数据串并转换装置的工作效率。进一步的，数据缓冲空间包括数据状态注册寄存器、本地时钟发生器，数据状态注册寄存器与本地时钟发生器之间进行双向通信连接，数据状态注册寄存器配置为根据指令读取、写入有效数据、附加信息数据，并对附加信息数据进行分离、注册；本地时钟发生器配置为将在本地时钟发生器中生成的本地时钟信息发送给数据状态注册寄存器，本地时钟发生器还配置为接收数据状态注册寄存器输出的有效数据以及附加信息数据，对有效数据、附加信息数据进行重整，并将重整后的有效数据以及附加信息数据发送给下级处理模块。在每个数据缓冲空间中均增加本地时钟发生器，本地时钟发生器为数据提供精准的本地时钟信息，进一步提高了数据时钟的稳定性，保证了数据传输过程中的数据的传输质量。本专利技术还提供了一种基于上述数据串并转换装置的数据处理方法，其中串并数据处理模块的数据处理方法包括以下步骤：进行数据匹配和检测，检测、提取出数据格式以及数据传输速率；进行数据解扰；进行数据并行转换，将串行数据转换为多路并行数据；对每路并行数据进行解复用，提取有效数据和附加信息数据；移除有效数据以及附加信息数据中的同步位信息；检测数据格式，生成格式信息；数据复用，将串并数据处理模块处理后的并行数据集成在一条总线上进行并行输出。进一步的，FIFO时钟缓冲模块中的数据处理方法包括：多个数据缓冲空间根据状态读取、写入数据，将有效数据、附加信息数据写入到数据缓冲空间内的数据状态注册寄存器；数据状态寄存器将附加信息数据进行分离、注册，并在分离、注册的同时在有效数据中增本地时钟发生器生成的本地时钟信息；数据状态注册寄存器将有效数据以及分离、注册后的附加信息数据发送给本地时钟发生器；本地时钟发生器将有效数据以及分离、注册后的所述附加信息数据进行重整；本地时钟发生器根据下级处理模块的状态进行下级数据传输目标选择，将附加信息数据以及有效数据输出。进一步的，多个数据缓冲空间根据状态读取、写入数据包括：判断多个数据缓冲空间状态；若其中一个或一个以上的数据缓冲空间状态为空、将空或将满，则根据串并数据处理模块输出的多路并行数据堆栈先到的顺序，将先到的一路或一路以上的并行数据分别写入到状态为空、将空或将满的一个或一个以上的数据缓冲空间的数据状态注册寄存器中。进一步的，本地时钟发生器根据下级处理模块状态，进行下级数据传输目标选择包括：当下级处理模块中的处理器处于满状态时，本地时钟发生器选择将数据传输给下级处理模块内的FIFO存储器，FIFO存储器配置为临时存储数据；否则，本地时钟发生器选择将数据传输给所下级处理模块的处理器。本专利技术还提供一种延时器，包括数据串并转换装置、与数据串并转换装置连接的数据量化处理装置、与数据量化处理装置连接的延时处理装置、与延时处理装置连接的合成输出装置，数据串并转换装置为上述的数据串并转换装置。进一步的，本专利技术提供的延时器中包含的数据串并转换装置使用上述的数据处理方法。本专利技术还提供一种信号转换处理器，信号转换处理器包括上述的数据串并转换装置，并且数据串并转换装置应用上述的数据处理方法。附图说明图1示出了根据本专利技术一种实施方式的数据串并转换装置结构示意图；图2示出了根据本专利技术一种实施方式的数据缓冲空间结构示意图；图3示出了根据本专利技术一种实施方式的串并转换模块数据处理方法流程图；图4示出了根据本专利技术一种实施方式的FIFO时钟缓冲模块的数据处理方法流程图；图5示出了根据本专利技术的数据串并转换装置中一个数据输入通道数据处理的电路原理图；图6示出了根据本专利技术一种实施方式的延时器的结构示意图。具体实施方式以下结合附图和具体实施方式对本专利技术的各个方面进行详细阐述。其中，众所周知的模块、单元及其相互之间的连接、链接、通信或操作没有示出或未作详细说明。并且，所描述的特征或功能可在一个或一个以上实施方式中以任何方式组合。本领域技术人员应当理解，下述的各种实施方式只用于举例说明，而非用于限制本专利技术的保护范围。还可以容易理解，本文所述和附图所示的各实施方式中的模块或单元或处理方式可以按各种不同配置进行组合和设计。参见图1，图1示出了根据本专利技术的一实施方式的数据串并转换装置100的结构示意图。该数据串并转换装置100包括：多个串并数据处理模块101、多个FIFO时钟缓冲模块102，其中串并数据处理模块101的个数与FIFO时钟缓冲模块102的个数相等，每个串并数据处理模块101均分别与其中一个FI本文档来自技高网...

【技术保护点】
1.一种数据串并转换装置，其特征在于，包括多个串并数据处理模块、多个FIFO时钟缓冲模块，每个所述串并数据处理模块连接一个所述FIFO时钟缓冲模块；所述数据串并转换装置还包括多个数据输入通道，每个所述串并数据处理模块处理其中一个所述数据输入通道内的数据；所述串并数据处理模块配置为将串行数据转换为并行数据，并将所述并行数据发送给所述FIFO时钟缓冲模块；所述FIFO时钟缓冲模块配置为对从所述串并数据处理模块接收的所述并行数据进行缓冲处理并将所述并行数据发送给下级处理模块。

【技术特征摘要】
1.一种数据串并转换装置，其特征在于，包括多个串并数据处理模块、多个FIFO时钟缓冲模块，每个所述串并数据处理模块连接一个所述FIFO时钟缓冲模块；所述数据串并转换装置还包括多个数据输入通道，每个所述串并数据处理模块处理其中一个所述数据输入通道内的数据；所述串并数据处理模块配置为将串行数据转换为并行数据，并将所述并行数据发送给所述FIFO时钟缓冲模块；所述FIFO时钟缓冲模块配置为对从所述串并数据处理模块接收的所述并行数据进行缓冲处理并将所述并行数据发送给下级处理模块。2.根据权利要求1所述的数据串并转换装置，其特征在于，所述FIFO时钟缓冲模块包括多个数据缓冲空间，多个所述数据缓冲空间配置为按照预先定义的指令同时进行独立的数据处理。3.根据权利要求2所述的数据串并转换装置，其特征在于，所述数据缓冲空间包括数据状态注册寄存器、本地时钟发生器，所述数据状态注册寄存器、所述本地时钟发生器之间进行双向通信连接；所述数据状态注册寄存器配置为根据指令读取、写入有效数据、附加信息数据，并对所述附加信息数据进行分离、注册；所述本地时钟发生器配置为将在所述本地时钟发生器中生成的本地时钟信息发送给所述数据状态注册寄存器，所述本地时钟发生器还配置为接收所述数据状态注册寄存器输出的所述有效数据以及所述附加信息数据，对所述有效数据、附加信息数据进行重整，并将重整后的所述有效数据以及所述附加信息数据发送给下级处理模块。4.一种基于权利要求3所述的数据串并转换装置的数据处理方法，其特征在于，所述串并数据处理模块的数据处理方法包括以下步骤：进行数据匹配和检测，检测、提取出数据格式及数据传输速率；进行数据解扰；进行数据并行转换，将串行数据转换为多路并行数据；对每路并行数据进行解复用，提取有效数据和附加信息数据；移除有效数据以及附加信息数据中的同步位信息；检测数据格式，生成格式信息；数据复用，将所述串并数据处理模块处理后的并行数据集成在一条总线上并行输出。5.根据权利要求4所述的数据处理方法，其特征在于，所述FIFO时钟缓冲中的数据处理方法包括以下步骤：多...

【专利技术属性】
技术研发人员：王兆春，
申请(专利权)人：广州波视信息科技股份有限公司，
类型：发明
国别省市：广东,44