用于提供用于加速器的结构的系统、装置和方法制造方法及图纸

在一个实施例中，一种装置包括：加速器，其用于执行指令；加速器请求解码器，其耦合到加速器以执行对来自加速器的请求的第一级解码，并且基于第一级解码来指引请求，加速器请求解码器包括存储器映射，用于识别与本地存储器相关联的第一地址范围和与系统存储器相关联的第二地址范围；以及非相干请求路由器，其耦合到加速器请求解码器以接收来自加速器请求解码器的非相干请求，并且执行对非相干请求的第二级解码，非相干请求路由器用于将第一非相干请求路由至第一管芯的边带路由器，并且将第二非相干请求指引至计算管芯。描述并要求保护其他实施例。

Systems, devices and methods for providing a structure for an accelerator

【技术实现步骤摘要】
用于提供用于加速器的结构的系统、装置和方法
实施例涉及互连电路，并且更具体地涉及用于耦合到加速器的结构。
技术介绍
通用处理器的计算能力持续增加。在许多计算系统中，通过提供与这种通用处理器分开的加速器，可以增强专用操作的增加的指令吞吐量。通常，这些加速器可以适配在与通用处理器分开的电路板上。虽然这些加速器内的专用操作卸载来自通用处理器的带宽需求，但是将存储器和其他资源互连到这些加速器可能会很复杂。附图说明图1是根据本专利技术的实施例的系统的一部分的框图。图2是根据实施例的用于传送配置请求的方法的高级别视图。图3是根据实施例的用于加速器管芯与数据源之间的请求/响应协议的方法的高级别视图。图4是根据实施例的用于处理从加速器控制单元向系统存储器发出的请求的方法的高级别视图。图5是根据实施例的用于处理从计算管芯到加速器管芯的本地存储器的存储器请求的方法的高级别视图。图6是根据实施例的用于处理本地存储器请求的方法的高级别视图。图7是根据本专利技术的实施例的方法的流程图。图8是可以使用实施例的示例系统的框图。图9是根据本专利技术的实施例的系统的框图。图10是根据本专利技术的另一实施例的系统的框图。具体实施方式在各种实施例中，提供了用于加速器的模块化系统结构。该模块化系统结构可以用于互连集成电路的各种组件，例如，加速器设备。这种集成电路可以包括多个加速器和其他电路，并且可以耦合到诸如存储器资源之类的系统资源。在特定实施例中，该集成电路可以在至少一个半导体管芯上实现，本文中称为加速器管芯。集成电路可以适配在工业标准计算机扩展卡上，例如，可以经由连接器(例如，所谓的M.2或下一代形状因子(NGFF)连接器)耦合到主板或其他系统电路板。更具体地，如本文提供的系统结构可以设计为具有相比典型系统结构更快的开发时间和更低的成本。另外，通过避免基于环的拓扑和对在加速器本身附近执行的操作进行解码，该结构可以以降低的功耗进行操作。另外，存储器路由资源可以被配置为类似地消耗较低功率，因为通过本文执行的解码，执行不那么严格的路由操作。另外，系统结构可以被配置为高效地识别可以在本地以高带宽处理的本地存储器请求。相反，被指引至通用处理器的请求(即，非相干请求)可以通过结构的更加功率密集的部分。然而，由于以这种方式进行相对有限数量的事务，因此这些部分的大小和范围可能受到限制，从而降低复杂度和功耗。换言之，该结构被设计为实现高带宽结构连接以用于支持本地存储器事务，同时提供减少数量的电路以用于对远程事务的相对较低带宽处理。也就是说，由于设想在本地而不是远程处理更多的事务，所以提供了用于处理高带宽事务的更直接的路线，并且针对要遍历到通用处理器的路径的事务提供了有限量的电路。现在参考图1，示出了根据本专利技术的实施例的系统的一部分的框图。如图1所示，系统100可以是任何类型的计算设备，其可以采用许多不同的形式，范围从小形状因子便携式计算机设备到诸如服务器计算机之类的较大型计算机设备。在任何情况下，如图1所示，系统100包括计算管芯110。作为示例，计算管芯110可以是多核心处理器或在诸如独立集成电路(IC)之类的给定半导体封装中实现的其他片上系统(SoC)。进而，计算管芯110耦合到加速器管芯120。在本文的实施例中，加速器管芯120可以存在于诸如加速器集成电路之类的另一半导体封装中。在本文的特定实施例中，加速器管芯120本身可以存在于加速器集成电路内，该加速器集成电路适配在单独的电路板上，例如，快速外围部件互连(PCIe)卡。进而，该卡耦合到系统电路板的NGFF连接器，例如，容纳计算管芯110的主板。如所示出的，系统存储器115耦合到计算管芯110。这种系统存储器可以实现为动态随机存取存储器(DRAM)，例如，实现为一个或多个双列直插式存储器模块(DIMM)。虽然计算管芯110与系统存储器115之间的存储器业务可以是相干的(因为关于计算管芯110的内部高速缓存来维护高速缓存相干性)，但是注意系统存储器115本身(和计算管芯110)关于加速器管芯120和与加速器管芯120相关联的存储器保持非相干。在图1的实施例中，加速器管芯120包括上游交换端口122，其可以通过一条或多条总线(例如，总线N)耦合到计算管芯110。在实施例中，上游交换端口122可以实现为具有x16链路的PCIe设备。进而，上游交换端口122经由另一总线(总线N+1)耦合到主可缩放结构(PSF)125。进而，PSF125作为片上结构进行操作，以相应地对事务进行解码和路由。在实施例中，PSF125可以实现为集成的片上可缩放结构(IOSF)，其可以根据半导体制造商的给定规范来设计，以提供用于附接芯片内的组件(例如，知识产权(IP)块)的标准化管芯上互连协议。基于例如与来自计算管芯110的传入事务相关联的地址信息，可以将这些事务提供给多个虚拟交换端口1260,1中的一个。如所示出的，虚拟交换端口1260经由另一总线(总线N+2)耦合到PSF125，而虚拟交换端口1261进而经由另一总线(总线N+3)耦合到PSF125。虚拟交换端口1260在下游耦合到加速器控制单元128。加速器控制单元128可以实现为所谓的胶合逻辑，其实现用于计算管芯110与加速器管芯120之间的通信的接口电路。更具体地，加速器控制单元128可以用于在计算管芯110与加速器管芯120之间提供配置和其他低带宽业务信息的目的。为此，加速器控制单元128经由边带路由器145耦合到加速器140。如进一步示出的，加速器控制单元128可以例如通过给定的片上互连(例如，IOSF互连)耦合到显示控制器130(显示控制器130进而可以耦合到显示器(为了便于图1中的图示，未示出))。加速器控制单元128还耦合到等时业务管理器132，等时业务管理器132还可以与显示控制器130通信。等时业务管理器132可以用于相对高速的主频带业务(例如，数据传输)。更具体地，如所示出的，等时业务管理器132经由不同的虚拟通道耦合到加速器控制单元128和显示控制器130，使得可以经由这些不同的虚拟通道(并且其可以具有不同的优先级)将有差别的业务指引至给定目的地和/或从给定源对有差别的业务进行指引。如进一步示出的，等时业务管理器132耦合到存储器路由器1354。如图1中进一步示出的，虚拟交换端口1261耦合到输入/输出(I/O)端口129，I/O端口129进而耦合到非相干请求路由器136。注意，I/O端口129可以被配置为将加速器非相干请求转换为用于经由PSF125进行的通信的主协议，以使得请求能够在管芯间从加速器管芯120路由至计算管芯110。在本文的实施例中，非相干请求路由器136可以被配置为将上游请求路由至非相干目的地，即，系统存储器115。非相干请求路由器136可以包括地址映射。更具体地，该地址映射可以经由基本输入/输出系统(BIOS)或其他系统软件或固件来编程。在实施例中，该地址映射可以包括用于指示事务将被路由至何处的信息。更具体地，非相干请求路由器136包括映射信息，其用于指示：(i)要被指引至边带路由器以配置本地块的事务(基本上是低速业务)(为此，要被配置的每个片上代理的空间映射被编程到地址映射中)；以及(ii)非相干的并且要被向上游路由至系统存储器11本文档来自技高网...

【技术保护点】
1.一种用于对集成电路的组件进行互连的装置，包括：加速器，其在第一管芯上形成，用于执行指令；加速器请求解码器，其耦合到所述加速器以执行对来自所述加速器的请求的第一级解码，并且基于所述第一级解码来指引所述请求，所述加速器请求解码器包括存储器映射，用于识别与本地存储器相关联的第一地址范围和与系统存储器相关联的第二地址范围；加速器请求映射器，其耦合到所述加速器请求解码器以跟踪非相干请求；以及非相干请求路由器，其耦合到所述加速器请求映射器以接收来自所述加速器请求映射器的所述非相干请求，并且执行对所述非相干请求的第二级解码，所述非相干请求路由器用于将第一非相干请求路由至所述第一管芯的边带路由器，并且将第二非相干请求指引至耦合到所述第一管芯的计算管芯。

【技术特征摘要】
2018.03.08 US 15/915,4761.一种用于对集成电路的组件进行互连的装置，包括：加速器，其在第一管芯上形成，用于执行指令；加速器请求解码器，其耦合到所述加速器以执行对来自所述加速器的请求的第一级解码，并且基于所述第一级解码来指引所述请求，所述加速器请求解码器包括存储器映射，用于识别与本地存储器相关联的第一地址范围和与系统存储器相关联的第二地址范围；加速器请求映射器，其耦合到所述加速器请求解码器以跟踪非相干请求；以及非相干请求路由器，其耦合到所述加速器请求映射器以接收来自所述加速器请求映射器的所述非相干请求，并且执行对所述非相干请求的第二级解码，所述非相干请求路由器用于将第一非相干请求路由至所述第一管芯的边带路由器，并且将第二非相干请求指引至耦合到所述第一管芯的计算管芯。2.如权利要求1所述的装置，还包括：转换器，其包括多个输入通道，用于接收来自所述加速器请求解码器的本地存储器请求，并且将所述本地存储器请求转换为用于向所述本地存储器通信的存储器格式。3.如权利要求2所述的装置，还包括：多个存储器路由器，其耦合到所述转换器；以及多个存储器控制器，每个存储器控制器耦合到所述多个存储器路由器中的一个存储器路由器。4.如权利要求3所述的装置，其中，所述加速器请求解码器用于对请求的地址执行存储器散列函数，以识别所述多个存储器路由器中的用于接收所述请求的目标存储器路由器。5.如权利要求3所述的装置，其中，所述多个存储器路由器中的第一存储器路由器用于：将第一本地存储器请求路由至耦合到所述第一存储器路由器的第一存储器控制器，所述第一存储器路由器与所述第一存储器控制器耦合到的地址范围相关联；以及当第二存储器请求不是与所述第一存储器控制器耦合到的所述地址范围相关联的时，将所述第二存储器请求路由至耦合到所述第一存储器路由器的第二存储器路由器。6.如权利要求1-5中任一项所述的装置，其中，所述装置包括要被耦合到系统电路板的加速器设备，所述加速器设备包括第一集成电路和一个或多个存储器集成电路，所述第一集成电路包括所述第一管芯，所述一个或多个存储器集成电路包括所述本地存储器。7.如权利要求1-5中任一项所述的装置，还包括耦合到所述加速器的一个或多个核心，其中，所述一个或多个核心用于将至少一个专用功能卸载到所述加速器。8.一种用于处理请求的方法，包括：在耦合到加速器的加速器请求解码器中接收来自所述加速器的请求；在所述加速器请求解码器中执行对所述请求的第一级解码；基于所述第一级解码，如果所述请求是相干请求，则将所述请求指引至与所述加速器相关联的本地存储器；以及基于所述第一级解码，如果所述请求是非相干请求，则将所述请求指引至非相干请求路由器。9.如权利要求8所述的方法，还包括：在所述非相干请求路由器中执行对所述请求的第二级解码。10.如权利要求9所述的方法，还包括：基于所述第二级解码，如果所述请求以系统存储器为目标，则将所述请求向上游指引至计算管芯；以及基于...

【专利技术属性】
技术研发人员：L·帕普，R·D·阿德勒，A·K·斯里瓦斯塔瓦，A·阿南塔拉曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US