具有内阻自适应的最大功率追踪电路及DC-DC升压电路制造技术

本发明专利技术公开具有内阻自适应的最大功率追踪电路及DC‑DC升压电路，最大功率追踪电路采用开关延时生成电路与开关延时综合电路相结合的电路结构，开关延时生成电路将输入电容上的电压与最大功率点电压进行比较，开关延时综合电路实时根据环境能量源的内阻大小自适应生成不同长短的延时时间，以此生成携带了输入内阻大小信息的开关信号；DC‑DC升压电路利用最大功率追踪电路所生成的携带了输入内阻大小信息的开关信号S0，不仅能够保证其在输入电压的变化范围较宽时系统仍具有较高的追踪效率，追踪效率最高可达99.64％；而且能够保证其在环境能量源的内阻较大的范围内仍具备较高的能量转换效率，能量转换效率最高可达96.25％。

Maximum Power Tracking Circuit with Adaptive Internal Resistance and DC-DC Boost Circuit

【技术实现步骤摘要】
具有内阻自适应的最大功率追踪电路及DC-DC升压电路
本专利技术涉及集成电路
，具体涉及一种具有内阻自适应的最大功率追踪(MPPT)电路及DC-DC升压电路。
技术介绍
新型环境能量电池(例如太阳能电池、温差热电池)的出现使得可穿戴式医疗设备和无线物联网节点具备自我补充能量的能力。高效的环境能量收集系统可以提高可穿戴式医疗设备和无线物联网节点的续航能力，以达到设备可以连续工作和免维护的目的。但环境能量电池由于自身尺寸的限制，所能提供的能量通常较为微弱即环境能量电池的输出电压通常较低。为了将环境能量电池的输出电压提升至后级电路可用的水平，环境能量电池需要特定的DC-DC升压电路以便在升压的同时持续追踪电池的最大功率点电压。由于传统的最大功率追踪电路基于振荡器结构且通过动态调节开关的频率或占空比进行最大功率追踪，导致环境能量收集电路输入电阻的范围受限。传统最大功率追踪电路无法同时动态调节开关的占空比以及频率，从而导致DC-DC升压电路在环境能量源的输出内阻波动范围较大时无法得到最优的能量转换效率。
技术实现思路
本专利技术所要解决的是现有环境能量收集系统最大功率跟踪电路的输入电压跟踪范围与输入电阻适应范围受限的问题，提供具有内阻自适应的最大功率追踪电路及DC-DC升压电路。为解决上述问题，本专利技术是通过以下技术方案实现的：一种具有内阻自适应的最大功率追踪电路，包括开关延时生成电路和开关延时综合电路。所述开关延时生成电路由比较器I1，反相器I2、I4，电流源I3，PMOS晶体管PM1-PM6，NMOS晶体管NM1-NM6，电容C1-C2，以及电阻R1组成；比较器I1的正极性输入端与输入信号VCIN相连，负极性输入端与输入信号VMPP相连，输出端与反相器I2的输入端相连；反相器I2的输出端与PMOS晶体管PM6的栅极相连；PMOS晶体管PM6的源极与电流源I3的正极性相连；PMOS晶体管PM6的漏极与电容C1的上极板、NMOS晶体管NM3的漏极、NMOS晶体管NM1的源极以及NMOS晶体管NM4的漏极相连；电流源I3的负极性和PMOS晶体管PM1的源极与输入信号VOUT相连；PMOS晶体管PM1的漏极与PMOS晶体管PM2、PM3、PM4和PM5的源极相连；PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极和栅极、以及NMOS晶体管NM2的栅极相连；PMOS晶体管PM2的栅极与PMOS晶体管PM3的栅极和漏极、PMOS晶体管PM4的栅极、NMOS晶体管NM2的漏极、以及PMOS晶体管PM5的栅极相连；PMOS晶体管PM4的漏极与NMOS晶体管NM4的栅极、以及NMOS晶体管NM5的栅极和漏极相连；NMOS晶体管NM2的源极与电阻R1的一端相连；PMOS晶体管PM5的漏极与反相器I4的输入端、电容C2的正极板、以及NMOS晶体管NM6的漏极相连；NMOS晶体管NM3的源极、电容C1的负极板、NMOS晶体管NM4的源极、电阻R1的另一端、NMOS晶体管NM5的源极、电容C2的负极板、以及NMOS晶体管NM6的源极相连且接地。所述开关延时综合电路由下降沿检测器I5、I7，上升沿检测器I6，SR锁存器I9，D触发器I10，二输入与非门I8、I11，以及反相器I12组成；下降沿检测器I5的IN端口和上升沿检测器I6的IN端口与比较器I1的输出端连接；下降沿检测器I7的IN端口与反相器I4的输出端相连；SR锁存器I9的S端口与下降沿检测器I7的OUT端口相连，R端口与下降沿检测器I5的OUT端相连，Q端口与PMOS晶体管PM1的栅极相连；二输入与非门I8的输入端分别与上升沿检测器I6的OUT端口和下降沿检测器I7的OUT端口相连；D触发器I10的时钟输入端与二输入与非门I8的输出端相连，D端口与比较器I1的输出端相连，Q端口输出开关信号S0；二输入与非门I11的输入端分别与下降沿检测器I7的OUT端口和下降沿检测器I5的OUT端口相连，输出端与NMOS晶体管NM6的栅极相连；反相器I12的输入端与上升沿检测器I6的OUT端相连，输出端与NMOS晶体管NM3的栅极相连。一种具有内阻自适应的DC-DC升压电路，包括最大功率点电压采样电路，最大功率追踪电路，过零比较器ZCD1，电压源VS，NMOS晶体管N0-N1，PMOS晶体管P1，电容COUT、CIN，电感L1，以及电阻RS、RL。其中电阻RS为环境能量源的内阻，电阻RL为负载。其中最大功率追踪电路为权利要求1所述具有内阻自适应的最大功率追踪电路。最大功率点电压采样电路的输入端与电阻RS的一端和NMOS晶体管N0的漏极相连，最大功率点电压采样电路的一输出端输出信号Smpp至NMOS晶体管N0的栅极，最大功率点电压采样电路的另一输出端输出信号VMPP至最大功率追踪电路；NMOS晶体管N0的源极与电容CIN的正极板和电感L1的一端相连，同时NMOS晶体管N0的源极输出信号VCIN至最大功率追踪电路；电感L1的另一端与NMOS晶体管N1的漏极、过零比较器ZCD1的负极性输入端、以及MOS晶体管P1的源极相连；PMOS晶体管P1的漏极与过零比较器ZCD1的正极性输入端与电容COUT的正极板、以及电阻RL的一端相连；PMOS晶体管P1的漏极输出信号VOUT至最大功率追踪电路；PMOS晶体管P1的栅极与过零比较器ZCD1的输出信号S1连接；电阻RS的另一端接电压源VS的正极；最大功率追踪电路输出开关信号S0至NMOS晶体管N1的栅极；电压源VS的负极、电容CIN的负极板、NMOS晶体管N1的源极、电容COUT的负极板、以及电阻RL的另一端相连且接地。与现有技术相比，本专利技术具有如下特点：1、最大功率追踪电路采用开关延时生成电路与开关延时综合电路相结合的电路结构，开关延时生成电路将输入电容上的电压与最大功率点电压进行比较，开关延时综合电路实时根据环境能量源的内阻大小自适应生成不同长短的延时时间，以此生成携带了输入内阻大小信息的开关信号S0；2、DC-DC升压电路利用最大功率追踪电路所生成的携带了输入内阻大小信息的开关信号S0，不仅能够保证其在输入电压的变化范围较宽时系统仍具有较高的追踪效率，追踪效率最高可达99.64％；而且能够保证其在环境能量源的内阻较大的范围内仍具备较高的能量转换效率，能量转换效率最高可达96.25％，从而使得电路适用于30mV～1V的宽范围的环境能量源电压。附图说明图1为具有内阻自适应的最大功率追踪电路的原理图。图2为具有内阻自适应的最大功率追踪电路的DC-DC升压电路的原理图。图3为关于比较器I1高电平持续时间Tcom的Matlab分析图。图4为关于延时时间TD与能量转换效率PE的Matlab分析图。图5为环境能量源内阻RS与电路能量转换效率以及追踪效率的电路仿真曲线图(PIN的VS＝500mV)。图6为环境能量源开路电压VS与电路能量转换效率以及追踪效率的电路仿真曲线图(PIN的RS＝5Ω)。图7为DC-DC升压电路分别在有和无自适应延时电路的情况下能量转换效率的仿真对比图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实例，对本专利技术进一步详细说明。一种具有内阻自适应的最大功率追踪电路，如图1所示，包括开关延时生成电路和开关延时综本文档来自技高网...

【技术保护点】
1.具有内阻自适应的最大功率追踪电路，其特征是，包括开关延时生成电路和开关延时综合电路；所述开关延时生成电路由比较器I1，反相器I2、I4，电流源I3，PMOS晶体管PM1‑PM6，NMOS晶体管NM1‑NM6，电容C1‑C2，以及电阻R1组成；比较器I1的正极性输入端与输入信号VCIN相连，负极性输入端与输入信号VMPP相连，输出端与反相器I2的输入端相连；反相器I2的输出端与PMOS晶体管PM6的栅极相连；PMOS晶体管PM6的源极与电流源I3的正极性相连；PMOS晶体管PM6的漏极与电容C1的上极板、NMOS晶体管NM3的漏极、NMOS晶体管NM1的源极以及NMOS晶体管NM4的漏极相连；电流源I3的负极性和PMOS晶体管PM1的源极与输入信号VOUT相连；PMOS晶体管PM1的漏极与PMOS晶体管PM2、PM3、PM4和PM5的源极相连；PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极和栅极、以及NMOS晶体管NM2的栅极相连；PMOS晶体管PM2的栅极与PMOS晶体管PM3的栅极和漏极、PMOS晶体管PM4的栅极、NMOS晶体管NM2的漏极、以及PMOS晶体管PM5的栅极相连；PMOS晶体管PM4的漏极与NMOS晶体管NM4的栅极、以及NMOS晶体管NM5的栅极和漏极相连；NMOS晶体管NM2的源极与电阻R1的一端相连；PMOS晶体管PM5的漏极与反相器I4的输入端、电容C2的正极板、以及NMOS晶体管NM6的漏极相连；NMOS晶体管NM3的源极、电容C1的负极板、NMOS晶体管NM4的源极、电阻R1的另一端、NMOS晶体管NM5的源极、电容C2的负极板、以及NMOS晶体管NM6的源极相连且接地；所述开关延时综合电路由下降沿检测器I5、I7，上升沿检测器I6，SR锁存器I9，D触发器I10，二输入与非门I8、I11，以及反相器I12组成；下降沿检测器I5的IN端口和上升沿检测器I6的IN端口与比较器I1的输出端连接；下降沿检测器I7的IN端口与反相器I4的输出端相连；SR锁存器I9的S端口与下降沿检测器I7的OUT端口相连，R端口与下降沿检测器I5的OUT端相连，Q端口与PMOS晶体管PM1的栅极相连；二输入与非门I8的输入端分别与上升沿检测器I6的OUT端口和下降沿检测器I7的OUT端口相连；D触发器I10的时钟输入端与二输入与非门I8的输出端相连，D端口与比较器I1的输出端相连，Q端口输出开关信号S0；二输入与非门I11的输入端分别与下降沿检测器I7的OUT端口和下降沿检测器I5的OUT端口相连，输出端与NMOS晶体管NM6的栅极相连；反相器I12的输入端与上升沿检测器I6的OUT端相连，输出端与NMOS晶体管NM3的栅极相连。...

【技术特征摘要】
1.具有内阻自适应的最大功率追踪电路，其特征是，包括开关延时生成电路和开关延时综合电路；所述开关延时生成电路由比较器I1，反相器I2、I4，电流源I3，PMOS晶体管PM1-PM6，NMOS晶体管NM1-NM6，电容C1-C2，以及电阻R1组成；比较器I1的正极性输入端与输入信号VCIN相连，负极性输入端与输入信号VMPP相连，输出端与反相器I2的输入端相连；反相器I2的输出端与PMOS晶体管PM6的栅极相连；PMOS晶体管PM6的源极与电流源I3的正极性相连；PMOS晶体管PM6的漏极与电容C1的上极板、NMOS晶体管NM3的漏极、NMOS晶体管NM1的源极以及NMOS晶体管NM4的漏极相连；电流源I3的负极性和PMOS晶体管PM1的源极与输入信号VOUT相连；PMOS晶体管PM1的漏极与PMOS晶体管PM2、PM3、PM4和PM5的源极相连；PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极和栅极、以及NMOS晶体管NM2的栅极相连；PMOS晶体管PM2的栅极与PMOS晶体管PM3的栅极和漏极、PMOS晶体管PM4的栅极、NMOS晶体管NM2的漏极、以及PMOS晶体管PM5的栅极相连；PMOS晶体管PM4的漏极与NMOS晶体管NM4的栅极、以及NMOS晶体管NM5的栅极和漏极相连；NMOS晶体管NM2的源极与电阻R1的一端相连；PMOS晶体管PM5的漏极与反相器I4的输入端、电容C2的正极板、以及NMOS晶体管NM6的漏极相连；NMOS晶体管NM3的源极、电容C1的负极板、NMOS晶体管NM4的源极、电阻R1的另一端、NMOS晶体管NM5的源极、电容C2的负极板、以及NMOS晶体管NM6的源极相连且接地；所述开关延时综合电路由下降沿检测器I5、I7，上升沿检测器I6，SR锁存器I9，D触发器I10，二输入与非门I8、I11，以及反相器I12组成；下降沿检测器I5的IN端口和上升沿检测器I6的IN端口与比较器I1的输出端连接；下降沿检测器I7的IN端口与反相器I4的输出端相连；SR锁存器I9的S端口与下降沿检测器I7的OUT端口相连，...

【专利技术属性】
技术研发人员：徐卫林，林思宇，覃毅青，王桉楠，韦保林，韦雪明，段吉海，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：广西,45