一种基于FPGA的实时数字解算器的通信接口设计方法技术

本发明专利技术公开一种基于FPGA的实时数字解算器的通信接口设计方法，包括以下步骤：(1)UDP接收处理架构；所述UDP接收处理架构架构由循环接收RAM、控制FIFO、分类处理缓冲群和相应处理模块构成；(2)UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；(3)SV和GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有一定的通用性，分别建立了一个基于指令流的模板修改服务模块；(4)仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主&循环缓冲”为核心的开关量修改器和模拟量修改器。

A Design Method of Communication Interface for Real-time Digital Solver Based on FPGA

【技术实现步骤摘要】
一种基于FPGA的实时数字解算器的通信接口设计方法
本专利技术涉及电力系统数字仿真硬件通讯
，尤其涉及一种基于FPGA的实时数字解算器的通信接口设计方法。
技术介绍
智能电网作为未来电网的发展方向，渗透到发电、输电、变电、配电、用电、调度、通信等各个环节，其中变电是非常重要的一环。当前，变电正从常规变电站向智能变电站过渡。在智能变电站中，新型的电子式互感器及智能断路器等设备代替传统的互感器、断路器，高速以太网通信代替了二次回路电缆连接，IEC61850系列通信标准解决了不同设备的互操作和信息共享问题，能够实现全站信息数字化、通信平台网络化、信息共享标准化。许多高等学校和科研机构利用实时数字仿真器(RTDS)、数字动态实时仿真系统(DDRTS)建立了各种智能变电站硬件在环实时仿真系统，对新研制的智能变电站控制设备和管理系统进行了动态性能测试，对推动智能变电站的发展起到了非常重要的作用。天津大学智能电网教育部重点实验室自主研发的基于FPGA的实时数字解算器(FRTDS)将常用的运算式和函数封装在运算组件中，采用类似汇编语言的指令使运算组件有条不紊地工作，并提供了由仿真脚本到指令流的本文档来自技高网...

【技术保护点】
1.一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，包括以下步骤：(1)确定用户数据报协议UDP接收处理架构；所述UDP接收处理架构由循环接收RAM、控制FIFO、分类处理缓冲群和相应处理模块构成；(2)确定UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；(3)确定采样值SV和面向通用对象的变电站事件GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有通用性，分别建立了一个基于指令流的模板修改服务模块；(4)确定仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主&循环缓冲”为核心的开关量修改器和模拟量修改器。

【技术特征摘要】
1.一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，包括以下步骤：(1)确定用户数据报协议UDP接收处理架构；所述UDP接收处理架构由循环接收RAM、控制FIFO、分类处理缓冲群和相应处理模块构成；(2)确定UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；(3)确定采样值SV和面向通用对象的变电站事件GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有通用性，分别建立了一个基于指令流的模板修改服务模块；(4)确定仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主&循环缓冲”为核心的开关量修改器和模拟量修改器。2.根据权利要求1所述的一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，UDP接收处理架构的工作方法如下：实时数字解算器接收UDP时，不同功能的UDP报文被上位机分配特定的私有类型码，接收RAM为双口RAM，A口只写，B口只读；在接收数据时，接收RAM写地址持续加1，将接收到的数据依次写入接收RAM，写至RAM块的末尾地址时，转至RAM块的首地址继续填写；根据私有类型码，将读出的报文送入对应的分类处理缓冲通道，报文数据从缓冲通道流出后再进入处理模块进行处理；实时数字解算器发送UDP时，遵循报文结构不变原则，按照可仿真的最大规模仿真系统确定电压电流路数及开关个数，得到通用的报文首部，上位机接收报文后，主动丢弃报文中无实际意义的电压电流和开关信息。3.根...

【专利技术属性】
技术研发人员：张炳达，涂思嘉，王阳，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12