数字时钟生成和变化控制电路装置制造方法及图纸

在特定方面中，一种数字电路包括延迟线以生成输入时钟的多个延迟版本。数字电路还包括：选择电路装置，基于时钟选择信号提供输入时钟的多个延迟版本中的所选一个延迟版本；以及反馈电路装置，基于输入时钟的多个延迟版本中的所选一个延迟版本以及基于输入时钟生成时钟选择信号。时钟选择信号进一步用于选择和生成其他时钟和/或用于变化控制。

Digital Clock Generation and Change Control Circuit Device

【技术实现步骤摘要】
【国外来华专利技术】数字时钟生成和变化控制电路装置
本公开的各个方面总体上涉及时钟生成和变化控制。
技术介绍
现代集成电路包含数百万个集成到小型半导体芯片中的晶体管。晶体管通常使用一个或多个时钟信号同步操作。这些时钟信号的频率从几兆赫到几千兆赫不等。使用精确的低频芯片外时钟信号作为参考，通常使用芯片上电路装置生成这些高频时钟信号。生成这种高频时钟信号的一种通用技术是使用锁相环(PLL)电路装置。然而，PLL面积较大且耗电量大。PLL的中心是很难设计的VCO。此外，随着晶体管尺寸和施加给晶体管的电源电压的缩小，变化增加，模拟或RF设计的电压净空(headroom)降低，使得模拟或RF设计比以往任何时候都更具挑战性。使用数字设计技术生成这种时钟是优选的。生成高频时钟的示例数字设计是使用延迟线加XOR门。图1示出了实施这种设计的示例数字电路100。输入时钟C_in耦合至异或(XOR)门的一个输入101。输入时钟还馈入延迟线以产生延迟的输入时钟。延迟的输入时钟耦合至XOR门的另一输入102。XOR门在103处生成输出时钟，其频率是输入时钟的两倍。通常，延迟线的延迟取决于用于构建延迟线的制造工艺、施加于延迟线的电本文档来自技高网...

【技术保护点】
1.一种数字电路，包括：第一延迟线，被配置为接收输入时钟，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；第一选择电路装置，被配置为接收所述输入时钟的所述多个延迟版本的第一集合，并且基于时钟选择信号提供所述输入时钟的所述多个延迟版本中的第一选择延迟版本；以及反馈电路装置，被配置为基于所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本以及基于所述输入...

【技术特征摘要】
【国外来华专利技术】2017.01.19 US 15/410,5741.一种数字电路，包括：第一延迟线，被配置为接收输入时钟，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；第一选择电路装置，被配置为接收所述输入时钟的所述多个延迟版本的第一集合，并且基于时钟选择信号提供所述输入时钟的所述多个延迟版本中的第一选择延迟版本；以及反馈电路装置，被配置为基于所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本以及基于所述输入时钟生成所述时钟选择信号。2.根据权利要求1所述的数字电路，其中所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。3.根据权利要求1所述的数字电路，其中所述反馈电路装置包括数字计数器，所述数字计数器被配置为响应于所述输入时钟和计数控制信号生成所述时钟选择信号。4.根据权利要求3所述的数字电路，其中所述反馈电路装置还包括第一寄存器，所述第一寄存器被配置为响应于所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本提供所述计数控制信号。5.根据权利要求3所述的数字电路，其中所述计数控制信号是所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本。6.根据权利要求1所述的数字电路，其中所述时钟选择信号包括多位编码数据，并且所述反馈电路装置被配置为响应于所述输入时钟的上升沿或下降沿以及所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本的上升沿或下降沿改变所述多位编码数据。7.根据权利要求1所述的数字电路，还包括：第二选择电路装置，被配置为接收所述输入时钟的所述多个延迟版本的第二集合，并且基于所述时钟选择信号提供所述输入时钟的所述多个延迟版本中的一个或多个第二选择延迟版本。8.根据权利要求7所述的数字电路，其中所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个在时间上相对于所述输入时钟偏移所述输入时钟的一个时钟周期的一部分。9.根据权利要求7所述的数字电路，还包括：时钟乘法器电路装置，被配置为接收所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个，并且提供频率为所述输入时钟的频率的第一整数倍的第一输出时钟。10.根据权利要求9所述的数字电路，其中所述时钟乘法器电路装置包括一个或多个XOR门。11.根据权利要求9所述的数字电路，其中所述时钟乘法器电路装置包括分频器电路装置，所述分频器电路装置被配置为接收所述输入时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个，并且提供频率约为所述输入时钟的相应频率的一半的一个或多个分频时钟以及所述输入时钟的所述多个延迟版本中的所述一个或多个第二选择延迟版本中的至少一个。12.根据权利要求9所述的数字电路，还包括：第二延迟线，被配置为接收所述第一输出时钟，所述第二延迟线包括串联耦合的多个第二延迟单元，所述多个第二延迟单元中的每个第二延迟单元均被配置为提供基本相同的第二延迟，并且所述多个第二延迟单元被配置为提供所述第一输出时钟的多个延迟版本，其中所述多个第二延迟单元中的每个第二延迟单元均被配置为提供所述第一输出时钟的所述多个延迟版本中的相应一个延迟版本；第三选择电路装置，被配置为接收所述第一输出时钟的所述多个延迟版本的集合，并且基于所述时钟选择信号提供所述第一输出时钟的所述多个延迟版本中的一个或多个选择延迟版本；第二时钟乘法器电路装置，被配置为接收所述第一输出时钟以及所述第一输出时钟的所述多个延迟版本中的所述一个或多个选择延迟版本中的至少一个，并且提供频率为所述第一输出时钟的频率的第二整数倍的第二输出时钟。13.根据权利要求1所述的数字电路，还包括：变化控制电路装置，被配置为基于所述时钟选择信号调整电源电压或操作时钟频率或者对二者均进行调整。14.一种用于时钟生成的方法，包括：接收输入时钟；使用第一延迟线生成所述输入时钟的多个延迟版本，所述第一延迟线包括串联耦合的多个第一延迟单元，所述多个第一延迟单元中的每个第一延迟单元均被配置为提供基本相同的第一延迟，并且所述多个第一延迟单元被配置为提供所述输入时钟的多个延迟版本，其中所述多个第一延迟单元中的每个第一延迟单元均被配置为提供所述输入时钟的所述多个延迟版本中的相应一个延迟版本；基于时钟选择信号，从所述输入时钟的所述多个延迟版本的第一集合中选择所述输入时钟的所述多个延迟版本中的第一选择延迟版本；以及基于所述输入时钟的所述多个延迟版本中的所述第一选择延迟版本并且基于所述输入时钟生成所述时钟选择信号。15.根据权利要求14所述的方法，其中所述输入时钟的所述多个延迟...

【专利技术属性】
技术研发人员：F·诺沙迪，J·布鲁斯，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US