二进制至格雷转换电路、相关的FIFO存储器、集成电路和方法技术

本公开的各实施例涉及二进制至格雷转换电路、相关的FIFO存储器、集成电路和方法。公开了一种用于执行二进制至格雷转换的电路和方法。第一二进制信号表示目标值并且第二二进制信号存储在寄存器中。确定一组二进制候选值，其中每个二进制候选值的相应的格雷等效具有距第二二进制值的格雷等效为1的汉明距离。根据第一二进制信号和第二二进制信号的选择二进制候选值中的一个。在寄存器的输入处提供所选择的二进制候选值。通过确定所选择的二进制候选值的格雷编码等效来生成编码信号。

Binary to Gray Conversion Circuits, Related FIFO Memories, Integrated Circuits and Methods

【技术实现步骤摘要】
二进制至格雷转换电路、相关的FIFO存储器、集成电路和方法相关申请的交叉引用本申请要求于2018年2月23日提交的意大利申请号102018000003008的权益，该申请通过引用并入本文。
本专利技术一般涉及二进制至格雷转换电路、以及相关的FIFO存储器、集成电路和方法。
技术介绍
促进以不同频率计时的组件之间的系统中的数据交换的可能方法包括如在例如欧洲专利文献EP2362318A1中描述的先入先出(FIFO)存储器。可以经由用于读/写操作的单独逻辑块来访问这样的FIFO存储器，其可以属于单独的时钟域。具体地，FIFO存储器的操作可以包括响应于第一时钟域而写入以及响应于第二时钟域而进行读取。FIFO存储器电路可以包括存储区，例如，用多个寄存器实现的寄存器组。此外，FIFO存储器包括：写接口，被配置为生成指示用于写操作的存储区中的地址/存储位置的写指针；以及读接口，被配置为生成指示用于读操作的存储区中的地址/存储位置的读指针。因此，FIFO存储器可以耦合到第一数字电路和第二数字电路，第一数字电路被配置为向写入接口提供数据以将数据存储在存储区中，第二数字电路被配置为访问读取接口以从存储区本文档来自技高网...

【技术保护点】
1.一种二进制至格雷转换电路，包括：输入，被配置为接收第一二进制信号；寄存器，被配置为存储第二二进制信号；预测电路，被配置为接收第二二进制信号，并且提供一组二进制候选值，其中每个二进制候选值的相应的格雷等效与所述第二二进制信号的格雷等效具有1的汉明距离；仲裁器，被配置为根据所述第一二进制信号和所述第二二进制信号，选择所述二进制候选值中的一个二进制候选值，其中所选择的所述二进制候选值被提供给所述寄存器；和编码器块，被配置为接收所选择的所述二进制候选值，并且输出所选择的所述二进制候选值的格雷编码等效。

【技术特征摘要】
2018.02.23 IT 1020180000030081.一种二进制至格雷转换电路，包括：输入，被配置为接收第一二进制信号；寄存器，被配置为存储第二二进制信号；预测电路，被配置为接收第二二进制信号，并且提供一组二进制候选值，其中每个二进制候选值的相应的格雷等效与所述第二二进制信号的格雷等效具有1的汉明距离；仲裁器，被配置为根据所述第一二进制信号和所述第二二进制信号，选择所述二进制候选值中的一个二进制候选值，其中所选择的所述二进制候选值被提供给所述寄存器；和编码器块，被配置为接收所选择的所述二进制候选值，并且输出所选择的所述二进制候选值的格雷编码等效。2.根据权利要求1所述的电路，其中所述第一二进制信号、所述第二二进制信号和所选择的所述二进制候选值的所述格雷编码等效各自具有给定数目k的位，并且所述预测电路被配置为提供给定数目k的二进制候选值。3.根据权利要求2所述的电路，其中所述预测电路包括k个子电路，每个子电路被配置为在输出处提供第i个二进制候选值，其中i＝1...k。4.根据权利要求3所述的电路，其中所述预测电路包括第一电路，所述第一电路被配置为接收所述第二二进制信号，并且通过计算项2k-1与所述第二二进制信号的值之间的差来提供第一信号。5.根据权利要求4所述的电路，其中所述子电路各自包括：输入，被配置为接收第二二进制信号；第二电路，被配置为通过选择所述第二二进制信号的k-i个最高有效位来生成第二信号；第三电路，被配置为通过选择所述第一信号的i个最低有效位来生成第三信号；和第四电路，被配置为通过组合所述第二信号和所述第三信号来生成相应的二进制候选值。6.根据权利要求3所述的电路，其中所述预测电路包括第一电路，所述第一电路被配置为接收所述第二二进制信号，并且通过反转所述第二二进制信号的位来提供第一信号。7.根据权利要求6所述的电路，其中所述子电路各自包括：输入，被配置为接收所述第二二进制信号；第二电路，被配置为通过选择所述第二二进制信号的k-i个最高有效位来生成第二信号；第三电路，被配置为通过选择第一信号的i个最低有效位来生成第三信号；和第四电路，被配置为通过组合所述第二信号和所述第三信号来生成相应的二进制候选值。8.根据权利要求1所述的电路，其中所述仲裁器与预处理电路相关联，所述预处理电路被配置为选择所述一组二进制候选值的、在所述第二二进制信号的值与所述第一二进制信号的值之间的所述二进制候选值，所述第二二进制信号的值表示下限，并且所述第一二进制信号的值表示上限或者目标值。9.根据权利要求8所述的电路，其中对于每个二进制候选值，所述预处理电路包括相应的超范围电路，每个超范围电路被配置为生成相应的屏蔽信号，所述相应的屏蔽信号指示相应的二进制候选值是否在所述上限与所述下限之间。10.根据权利要求9所述的电路，其中所述仲裁器被配置为忽略具有相应的屏蔽信号的二进制候选值，所述相应的屏蔽信号指示所述相应的二进制候选值不在所述下限与所述上限之间。11.根据权利要求9所述的电路，其中所述仲裁器被配置为忽略具有距所述...

【专利技术属性】
技术研发人员：S·M·罗塞利，G·谷亚纳西亚，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利,IT