数字背景式校正电路制造技术

本发明专利技术提供了一种数字背景式校正电路，包括一数字式随机参数产生器、一模拟数字转换器以及多个开关。数字式随机参数产生器用以产生一数字序列。数字序列具有多个位。模拟数字转换器具有多个取样电容。开关接收数字序列并耦接取样电容。在一校正期间，数字式随机参数产生器通过开关控制取样电容，用以取样数字序列。

Digital Background Correction Circuit

【技术实现步骤摘要】
数字背景式校正电路
本专利技术是有关于一种数字背景式校正电路，特别是有关于一种具有一数字随机产生器的数字背景式校正电路。
技术介绍
模拟数字转换器(analog-to-digitalconverter；ADC)为常见的电子装置，其将一模拟信号转换成一数字信号。一般而言，模拟数字转换器具有多个电容。当模拟数字转换器内部的电容的容值因工艺影响而发生漂移时，模拟数字转换器可能产生不正确的数字信号。
技术实现思路
本专利技术提供一种数字背景式校正电路，包括一数字式随机参数产生器、一模拟数字转换器以及多个开关。数字式随机参数产生器用以产生一数字序列。数字序列具有多个位。模拟数字转换器具有多个取样电容。开关接收数字序列并耦接取样电容。在一校正期间，数字式随机参数产生器通过开关控制取样电容，用以取样数字序列。本专利技术另提供一种控制方法，适用于一数字背景式校正系统。数字背景式校正系统具有一模拟数字转换器。模拟数字转换器包括多个取样电容。每一取样电容耦接一取样节点。本专利技术的控制方法包括，利用一数字式随机参数产生器产生一数字序列，其中数字序列具有多个位。在一校正期间，根据数字序列，控制每一取样节点的电位，用以对数字序列进行取样。数字式随机参数产生器与模拟数字转换器整合在一芯片中。本专利技术的控制方法可经由本专利技术的系统来实现，其为可执行特定功能的硬件或固件，亦可以通过程序代码方式收录于一纪录媒体中，并结合特定硬件来实现。当程序代码被电子装置、处理器、电脑或机器载入且执行时，电子装置、处理器、电脑或机器变成用以实行本专利技术的电路、装置或系统。附图说明图1为本专利技术的数字背景式校正电路的示意图。图2为本专利技术数字背景式校正电路的另一示意图。图3A～图3F为本专利技术的计算电路更新权重值的方法示意图。图4为本专利技术的控制方法的流程示意图。图5为本专利技术的控制方法的另一流程示意图。附图标号：100、200：数字背景式校正电路；105、205：数字式随机参数产生器；110、210：模拟数字转换器；Din<n:0>：数字序列；Din<n>～Din<0>：位；C0～Cn：取样电容；SW0～SWn、215、220、235：开关；ND0～NDn：取样节点；NDcom：共同节点；Vrefp：参考电压；Gnd：接地电压；Vcm：共模电压；230：计算电路；225、300：比较电路；O<n:0>：取样结果；Dout：数字输出；SC0～SCn：控制信号；240、245：暂存器；250、255：处理电路；S411、S412、S511～S518：步骤。具体实施方式为让本专利技术的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本专利技术说明书提供不同的实施例来说明本专利技术不同实施方式的技术特征。其中，实施例中的各元件的配置为说明用，并非用以限制本专利技术。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。图1为本专利技术的数字背景式校正电路的示意图。如图所示，数字背景式校正电路100包括一数字式随机参数产生器105以及一模拟数字转换器110。数字式随机参数产生器105用以产生一数字序列(sequence)Din<n:0>。数字序列Din<n:0>具有多个位Din<n>～Din<0>。本专利技术并不限定数字序列Din<n:0>的位数量。在一可能实施例中，数字序列Din<n:0>为一二进制序列(binarysequence)。本专利技术并不限定数字式随机参数产生器(digitalrandomnumbergenerator)105的电路架构。在一可能实施例中，数字式随机参数产生器105为一伪(pseudo)随机参数产生器，用以产生一伪随机序列。在另一可能实施例中，数字式随机参数产生器105为一真(true)随机参数产生器，用以产生一真随机序列。在其它实施例中，数字式随机参数产生器105为一线性反馈移位暂存器(LinearFeedbackShiftRegister；LFSR)。在其它实施例中，数字式随机参数产生器105根据一触发信号(未显示)产生数字序列Din<n:0>。模拟数字转换器110至少包括取样电容C0～Cn以及开关SW0～SWn。在一可能实施例中，取样电容C0～Cn以及开关SW0～SWn构成一取样维持(sampleandhold；S/H)电路，用以对数字序列Din<n:0>进行取样。本专利技术并不限定模拟数字转换器110的内部架构。在一可能实施例中，模拟数字转换器110为一逐次逼近寄存器型模拟数字转换器(successiveapproximationregisteranalogtodigitalconverter；SARADC)。为方便说明，图1仅显示模拟数字转换器110的部分电路架构。取样电容C0～Cn的每一者耦接于一取样节点与一共同节点NDcom之间。举例而言，取样电容C0耦接于取样节点ND0与共同节点NDcom之间。取样电容C1耦接于取样节点ND1与共同节点NDcom之间。取样电容Cn耦接于取样节点NDn与共同节点NDcom之间。本专利技术并不限定取样电容C0～Cn的容值。在一可能实施例中，取样电容C0～Cn的容值均不相同。在一些实施例中，取样电容C0～Cn中一者的容值与取样电容C0～Cn中另一者的容值之间具有倍数关系。举例而言，取样电容C0的容值为取样电容C1的容值的一半。取样电容Cn-1的容值为取样电容Cn的容值的一半。在其它实施例中，取样电容C0的容值为一最小值，而取样电容Cn的容值为一最大值。开关SW0～SWn的每一耦接一相对应的取样节点，并根据一切换信号选择性地提供参考电压Vrefp或接地电压Gnd给相对应的取样节点。在本实施例中，数字序列Din<n:0>的位Din<n>～Din<0>作为切换信号，用以控制开关SW0～SWn。以开关SW0为例，当位Din<0>的数为”1”时，开关SW0提供参考电压Vrefp给取样节点ND0。当位Din<0>的数值为”0”时，开关SW0提供接地电压Gnd给取样节点ND0。在此例中，取样电容C0根据取样节点ND0的电压，进行一取样动作，用以判断位Din<0>的数值。在本实施例中，共同节点NDcom接收一共模电压Vcm。在一可能实施例中，共模电压Vcm为参考电压Vrefp的一半。在一校正期间，数字式随机参数产生器105产生数字序列Din<n:0>。开关SW0～SWn根据数字序列Din<n:0>的数值控制取样电容C0～Cn，用以对数字序列Din<n:0>进行取样。在本实施例中，藉由数字取样，产生一模拟信号，并根据该模拟信号进行一校正动作，故不需从外部提供一模拟信号给模拟数字转换器110进行校正，故可大幅降低校正成本。再者，数字背景式校正电路在出厂后，客户可根据不同操作环境，启动自我校正功能，因而提高模拟数字转换器的精准度及可靠度。图2为本专利技术数字背景式校正电路的另一示意图。数字背景式校正电路200包括一数字式随机参数产生器205、一模拟数字转换器210本文档来自技高网...

【技术保护点】
1.一种数字背景式校正电路，其特征在于，包括：一数字式随机参数产生器，用以产生一第一数字序列，所述第一数字序列具有多个位；一模拟数字转换器，具有多个取样电容；以及多个开关，接收所述第一数字序列并耦接所述多个取样电容；其中在一校正期间，所述数字式随机参数产生器通过所述多个开关控制所述多个取样电容，用以取样所述第一数字序列。

【技术特征摘要】
2018.02.13 TW 1071052431.一种数字背景式校正电路，其特征在于，包括：一数字式随机参数产生器，用以产生一第一数字序列，所述第一数字序列具有多个位；一模拟数字转换器，具有多个取样电容；以及多个开关，接收所述第一数字序列并耦接所述多个取样电容；其中在一校正期间，所述数字式随机参数产生器通过所述多个开关控制所述多个取样电容，用以取样所述第一数字序列。2.如权利要求1所述的数字背景式校正电路，其特征在于，所述数字式随机参数产生器系为一伪随机参数产生器或是一真随机参数产生器。3.如权利要求1所述的数字背景式校正电路，其特征在于，所述数字式随机参数产生器为一线性反馈移位暂存器。4.如权利要求1所述的数字背景式校正电路，其特征在于，所述模拟数字转换器为一逐次逼近寄存器型模拟数字转换器。5.如权利要求1所述的数字背景式校正电路，其特征在于，所述多个开关包括：一第一开关，根据所述多个位中的一第一位，提供一第一电压或一第二电压给所述多个取样电容中的一第一电容，用以取样所述第一位；以及一第二开关，根据所述多个位中的一第二位，提供所述第一电压或所述第二电压给所述多个...

【专利技术属性】
技术研发人员：江哲豪，张斯纬，许伟展，王笃修，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾,71