栅极驱动电路、显示装置以及栅极驱动电路的驱动方法制造方法及图纸

本申请公开了栅极驱动电路，其具有接连地级联为多级的多个移位寄存器单元。所述多个移位寄存器单元分为多组移位寄存器单元，多组移位寄存器单元中的每一组具有多个移位寄存器单元。所述多组移位寄存器单元中的每一组包括单个下拉控制子电路。

【技术实现步骤摘要】
【国外来华专利技术】栅极驱动电路、显示装置以及栅极驱动电路的驱动方法
本专利技术涉及显示技术，更具体地，涉及一种栅极驱动电路、显示装置以及栅极驱动电路的驱动方法。
技术介绍
图像显示装置包括用于控制多个像素中的每一个像素中的图像显示的驱动器。该驱动器是基于晶体管的电路，包括栅极驱动电路和数据驱动电路。栅极驱动电路通过级联多个移位寄存器单元而形成。每个移位寄存器单元将栅极驱动信号输出到多条栅线之一。来自栅极驱动电路的栅极驱动信号逐行扫描栅线，控制每行晶体管处于导通/关断状态。栅极驱动电路可以集成到阵列上栅极电路(GOA)中，所述栅极电路可以直接形成在显示面板的阵列基板中。
技术实现思路
在一个方面，本专利技术提供了一种栅极驱动电路，包括：多个移位寄存器单元，其接连地级联为多级，其中，所述多个移位寄存器单元分为多组移位寄存器单元，多组移位寄存器单元中的每一组包括多个移位寄存器单元；其中，所述多组移位寄存器单元中的每一组包括单个下拉控制子电路。可选地，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和第一低电压端；并且，所述单个下拉控制子电路构造为被上拉节点处的电势控制，以将下拉节点处的电势下拉到低电压电平。可选地，所述多组移位寄存器单元包括以从m＝1到m＝M为顺序的M组移位寄存器单元，其中1≤m≤M，M大于或等于2；第m组移位寄存器单元包括N个串行级联的移位寄存器单元，用于以从n＝1到n＝N的顺序依次将N个栅极扫描信号分别输出至显示面板的N条栅线，其中1≤n≤N，N大于或等于2；连接至N个移位寄存器单元的一个或多个输入端构造为接收输入信号；连接至N个移位寄存器单元的一个或多个复位端构造为从第(m+1)组移位寄存器单元中的移位寄存器单元的输出端接收输出信号作为复位信号；并且所述单个下拉控制子电路连接至N个移位寄存器单元中的第一移位寄存器单元中的上拉节点。可选地，所述输入信号是来自第(m-1)组移位寄存器单元中的第一移位寄存器单元的输出端的输出信号。可选地，所述N个移位寄存器单元中的第一移位寄存器单元是所述多个移位寄存器单元的第一级；并且，所述输入信号是起始信号。可选地，所述N个移位寄存器单元中的每一个包括上拉控制子电路；并且，所述N个移位寄存器单元中的第n移位寄存器单元中的上拉控制子电路包括：第一晶体管，其具有共同连接至输入端的栅极和第一极以及连接至第n移位寄存器单元中的上拉节点的第二极，所述输入端构造为接收输入信号。可选地，所述多组移位寄存器单元中的每一组包括单个输入端和单个上拉控制子电路；并且，所述单个上拉控制子电路包括：第一晶体管，其具有共同连接至所述单个输入端的栅极和第一极以及连接至N个移位寄存器单元中的上拉节点的第二极，所述单个输入端构造为接收输入信号。可选地，所述N个移位寄存器单元中的每一个包括复位子电路；所述N个移位寄存器单元中的第n移位寄存器单元中的复位子电路连接至复位端、低电压端和第n移位寄存器单元中的上拉节点，并且构造为将第n移位寄存器单元中的上拉节点处的电势下拉至低电压电平，所述复位端构造为接收复位信号；并且，第n移位寄存器单元中的复位子电路包括第二晶体管，其具有连接至复位端的栅极、连接至第n移位寄存器单元中的上拉节点的第一极以及连接至低电压端的第二极。可选地，所述单个下拉控制子电路包括：第九晶体管，其具有共同连接至所述单个高电压端的栅极和第一极以及连接至下拉连接节点的第二极；第五晶体管，其具有连接至所述下拉连接节点的栅极、连接至所述单个高电压端的第一极、以及连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第二极；第八晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述下拉连接节点的第一极、以及连接至所述第一低电压端的第二极；以及第六晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第一极、以及连接至所述第一低电压端的第二极。可选地，所述N个移位寄存器单元中的每一个包括降噪子电路；所述N个移位寄存器单元中的第n移位寄存器单元中的降噪子电路包括：第十晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端的第二极；以及第十一晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的输出端的第一极、以及连接至所述低电压端的第二极。可选地，所述N个移位寄存器单元中的每一个包括上拉子电路；所述N个移位寄存器单元中的第n移位寄存器单元中的上拉子电路包括第三晶体管和电容器，所述第三晶体管具有连接至第n移位寄存器单元中的上拉节点的栅极、连接至第n移位寄存器单元中的时钟输入端的第一极、以及连接至第n移位寄存器单元中的输出端的第二极，所述电容器具有连接至第n移位寄存器单元中的上拉节点的第一端子以及连接至第n移位寄存器单元中的输出端的第二端子；并且，所述上拉子电路构造为被第n移位寄存器单元中的上拉节点处的电势控制，以将来自第n移位寄存器单元中的时钟输入端的时钟信号输出到第n移位寄存器单元中的输出端。可选地，2≤N≤5。可选地，N＝3；多组移位寄存器单元中的每一组包括第一移位寄存器单元、第二移位寄存器单元和第三移位寄存器单元；并且，所述一个或多个复位端构造为从第(m+1)组移位寄存器单元中的第二移位寄存器单元的输出端接收输出信号作为复位信号。在另一方面，本专利技术提供了一种包括本文所述的栅极驱动电路的显示装置。在另一方面，本专利技术提供了一种驱动本文所述的栅极驱动电路的方法，所述栅极驱动电路用于在多个图像显示周期内在多个移位寄存器单元各自的输出端处分别产生多个栅极驱动信号；其中，每个显示周期依次包括充电阶段、输出阶段、放电阶段、复位阶段和保持阶段；并且，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和低电压端；所述方法包括以下步骤：在充电阶段，通过一个或多个输入端向所述多组移位寄存器单元提供输入信号；在复位阶段，通过一个或多个复位端向所述多组移位寄存器单元提供复位信号；将所述上拉节点控制在高电势；以及通过所述上拉节点处的电势控制所述单个下拉控制子电路，从而将下拉节点处的电势下拉到低电压电平。可选地，所述多组移位寄存器单元包括以从m＝1到m＝M为顺序的M组移位寄存器单元，1≤m≤M，M大于或等于2；第m组移位寄存器单元包括N个串行级联的移位寄存器单元，用于以从n＝1到n＝N的顺序依次将N个栅极扫描信号分别输出至显示面板的N条栅线，其中1≤n≤N，N大于或等于2；所述单个下拉控制子电路连接至N个移位寄存器单元中的第一移位寄存器单元中的上拉节点；并且，在复位阶段通过所述一个或多个复位端向所述多组移位寄存器单元提供复位信号的步骤包括：在所述复位阶段，通过所述一个或多个复位端将来自第(m+1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为所述复位信号提供至所述多组移位寄存器单元。可选地，在充电阶段通过所述一个或多个输入端向所述多组移位寄存器单元提供输入信号的步骤包括：在所述充电阶段，通过所述一个或多个输入端将来本文档来自技高网...

【技术保护点】
1.一种栅极驱动电路，包括接连地级联为多级的多个移位寄存器单元，其中，所述多个移位寄存器单元分为多组移位寄存器单元，所述多组移位寄存器单元中的每一组包括多个移位寄存器单元；其中，所述多组移位寄存器单元中的每一组包括单个下拉控制子电路。

【技术特征摘要】
【国外来华专利技术】1.一种栅极驱动电路，包括接连地级联为多级的多个移位寄存器单元，其中，所述多个移位寄存器单元分为多组移位寄存器单元，所述多组移位寄存器单元中的每一组包括多个移位寄存器单元；其中，所述多组移位寄存器单元中的每一组包括单个下拉控制子电路。2.根据权利要求1所述的栅极驱动电路，其中，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和第一低电压端；并且所述单个下拉控制子电路构造为被上拉节点处的电势控制，以将下拉节点处的电势下拉到低电压电平。3.根据权利要求2所述的栅极驱动电路，其中，所述多组移位寄存器单元包括以从m＝1到m＝M为顺序的M组移位寄存器单元，其中1≤m≤M，M大于或等于2；第m组移位寄存器单元包括串行级联的N个移位寄存器单元，用于以从n＝1到n＝N的顺序依次将N个栅极扫描信号分别输出至显示面板的N条栅线，其中1≤n≤N，N大于或等于2；连接至所述N个移位寄存器单元的一个或多个输入端构造为接收输入信号；连接至所述N个移位寄存器单元的一个或多个复位端构造为从第(m+1)组移位寄存器单元中的移位寄存器单元的输出端接收输出信号作为复位信号；并且所述单个下拉控制子电路连接至所述N个移位寄存器单元中的第一移位寄存器单元中的上拉节点。4.根据权利要求3所述的栅极驱动电路，其中，所述输入信号是来自第(m-1)组移位寄存器单元中的第一移位寄存器单元的输出端的输出信号。5.根据权利要求3所述的栅极驱动电路，其中，所述N个移位寄存器单元中的第一移位寄存器单元是所述多个移位寄存器单元的第一级；并且所述输入信号是起始信号。6.根据权利要求3所述的栅极驱动电路，其中，所述N个移位寄存器单元中的每一个包括上拉控制子电路；并且所述N个移位寄存器单元中的第n移位寄存器单元中的上拉控制子电路包括第一晶体管，其具有共同连接至输入端的栅极和第一极以及连接至第n移位寄存器单元中的上拉节点的第二极，所述输入端构造为接收输入信号。7.根据权利要求3所述的栅极驱动电路，其中，所述多组移位寄存器单元中的每一组包括单个输入端和单个上拉控制子电路；并且所述单个上拉控制子电路包括第一晶体管，其具有共同连接至所述单个输入端的栅极和第一极以及连接至所述N个移位寄存器单元中的上拉节点的第二极，所述单个输入端构造为接收输入信号。8.根据权利要求3所述的栅极驱动电路，其中，所述N个移位寄存器单元中的每一个包括复位子电路；所述N个移位寄存器单元中的第n移位寄存器单元中的复位子电路连接至复位端、低电压端和第n移位寄存器单元中的上拉节点，并且构造为将第n移位寄存器单元中的上拉节点处的电势下拉至低电压电平，所述复位端构造为接收复位信号；并且第n移位寄存器单元中的复位子电路包括第二晶体管，其具有连接至复位端的栅极、连接至第n移位寄存器单元中的上拉节点的第一极以及连接至低电压端的第二极。9.根据权利要求3所述的栅极驱动电路，其中，所述单个下拉控制子电路包括：第九晶体管，其具有共同连接至所述单个高电压端的栅极和第一极以及连接至下拉连接节点的第二极；第五晶体管，其具有连接至所述下拉连接节点的栅极、连接至所述单个高电压端的第一极、以及连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第二极；第八晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述下拉连接节点的第一极、以及连接至所述第一低电压端的第二极；以及第六晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第一极、以及连接至所述第一低电压端的第二极。10.根据权利要求3所述的栅极驱动电路，其中，所述N个移位寄存器单元中的每一个包括降噪子电路；所述N个移位寄存器单元中的第n移位寄存器单元中的降噪子电路包括：第十晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端的第二极；以及第十一晶体管，其具有连接至所述N个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的输出端的第一极、以及连接至所述低电压端的第二极。11.根据权利要求3所述的栅极驱动电路，其中，所述N个移位寄存器单元中的每一个包括上拉子电路；所述N个移位寄存器单元中的第n移位寄存器单元中的上拉子电路包括第三晶体管和电容器，所述第三晶体管具有连接至第n移位寄存器单元中的上拉节点的栅极、连接至第n移位寄存器单元中的时钟输入端的第一极、以及连接至第n移位寄存器单元中的输出端的第二极，所述电容器具有连接至第n移位寄存器单元中的上拉节点的第一端子以及连接至第n移位寄存器单元中的输出端的第二端子；并且所述上拉子电路构造为被第n移位寄存器单元中的上拉节点处的电势控制，以将来自第n移位寄存器单元中的时钟输入端的时钟信号输出到第n移位寄存器单元中的输出端。12.根据权利要求3所述的栅极驱动电路，其中，2≤N≤5。13.根据权利要求3所述的栅极驱动电路，其中，N＝3；所述多组移位寄存器单元中的每一组包括第一移位寄存器单元、第二移位寄存器单元和第三移位寄存器单元；并且所述一个或多个复位端构造为从第(m+1)组移位寄存器单元中的第二移位寄存器单元的输出端接收输出信号作为复位信号。14.一种显示装置，包括根据权利要求1至13中的任一项所述的栅极驱动电路。15.一种对根据权利要求1所述的栅极驱动电路进行驱动的方法，所述栅极驱动电路用于在多个图像显示周期内在多个移位寄存器单元各自的输出端处分别产生多个栅极驱动信号；其中，每个显示周期依次包括充电阶段、输出阶段、放电阶段、复位阶段和保持阶段；并且所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和低电压端；所述方法包括步骤：在充电阶段，通过一个或多个输入端向所述多组移位寄存器单元提供输入信号；在复位阶段，通过一个或多个复位端向所...

【专利技术属性】
技术研发人员：王飞，王锡平，马睿，马小叶，王梓轩，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11