基于斯格明子赛道存储器的内存计算系统及方法技术方案

本发明专利技术的一种基于斯格明子赛道存储器的内存计算系统及方法，可解决二进制卷积神经网络稀疏性问题，并且降低计算功耗。包括SRM‑CIM的电路架构，SRM‑CIM的电路架构包括行译码器Row Decoder、列译码器Column Decoder、电压驱动Voltage Supplier、存储阵列、感应电路MSC、计数器Bit‑counter和模式控制器MC；所述电压驱动Voltage Supplier包括两个NMOS，所述两个NMOS分别和一个选择器MUX连接；所述感应电路MSC利用预充电读出放大器PCSA比较节点ab和节点cd之间的电阻大小；所述存储阵列采用斯格明子赛道存储器构成。本发明专利技术利用斯格明子赛道存储器设计内存计算架构，不仅在内存中实现存储，而且可以在内存进行计算操作。本发明专利技术有效支持二进制卷积计算，充分利用SRM的移位特性，减少数据内存访问冗余，减少了计算负担，大大降低功耗。

【技术实现步骤摘要】
基于斯格明子赛道存储器的内存计算系统及方法
本专利技术涉及计算机
，具体涉及一种基于斯格明子赛道存储器的内存计算系统及方法。
技术介绍
卷积神经网络可应用到在人脸识别、语音识别等方面，这些在物联网领域都有着广泛的应用。但是，这些需要使用大量的数据进行像乘法这样的高耗能的计算。这与人工智能设备超低功耗的需求是矛盾的。二进制卷积神经网络(BCNN)通过将输入和权值转换为二进制值(“1”或“-1”)，从而大大减少运算数据，进而降低功耗，而且并没有因为减少运算数据带来较大精度损失。同时，二进制卷积运算中复杂的乘法运算可以被替换为与运算，与运算在电路上更容易实现，需要更少的能量消耗。但是，内存单元和处理单元之间的数据传输仍然消耗大量的计算资源。前人的一些工作采用内存计算的方法解决了数据传输瓶颈问题。然而，这些设计都是基于易失性存储器SRAM，但由于SRAM本身的限制(如面积大、漏电流大等)，这些设计仍然性能受到限制。非易失性存储器，如电阻式随机存取存储器(RRAM)、自旋磁矩磁性随机存取存储器(SOT-MRAM)、域壁存储器(DWM)和斯格明子赛道存储器(SRM)，由于其独特的性能，如接近于零的静态能耗和高集成度等，有望取代SRAM。在这些非易失性存储器中，DWM以其高集成度、低功耗等特点受到了广泛的研究。近年来，SRM因其体积小(可达数纳米)，移位电流(106A/m2)较DWM(1011-1012A/m2)小而备受关注。
技术实现思路
本专利技术提出的一种基于斯格明子赛道存储器的内存计算系统和方法，可解决二进制卷积神经网络稀疏性问题，并且降低计算功耗。为实现上述目的，本专利技术采用了以下技术方案：一种基于斯格明子赛道存储器的内存计算系统，包括SRM-CIM的电路架构，所述SRM-CIM的电路架构包括行译码器RowDecoder、列译码器ColumnDecoder、电压驱动VoltageSupplier、存储阵列、感应电路MSC、计数器Bit-counter和模式控制器MC；其中，所述电压驱动VoltageSupplier包括两个NMOS，所述两个NMOS漏极分别连接为写操作和读操作提供电压的电压源，源极接地，栅极接入三选一选择器MUX；还包括一根导线与两个NMOS并联接入三选一选择器，代表读操作、与操作和异或操作所需位线BL电压为0；在模式控制器MC发出的控制信号CS的控制下，选择器选通相应的NMOS或导线，根据工作模式提供驱动电压；所述感应电路MSC利用预充电读出放大器PCSA比较节点ab和节点cd之间的电阻大小；所述节点ab分别连接电路的位线BL和源线SL，所述节点cd之间连接参考电阻；所述参考电阻在不同工作模式下需要不同的电阻值，其中，三个NMOS分别串联为读操作提供电阻值的MTJRrefr、为异或操作提供电阻值的MTJRrefx和为与操作提供电阻值的MTJRrefa,然后并联漏极接入节点c，源极接入节点d，栅极接入三选一选择器MUX，选择器在控制信号CS的控制下，选通相应的NMOS，根据工作模式选通相应的参考电阻；所述存储阵列采用斯格明子赛道存储器构成。进一步的，所述预充电读出放大器PCSA包括四个PMOS和两个NMOS连接，如果节点ab之间的电阻Rab大于节点cd之间的电阻Rcd，Qm输出0而输出1；反之，如果Rab小于Rcd，Qm输出1而输出0。进一步的，所述SRM-CIM的电路架构为纳米赛道，包括铁磁层ferromagnetic、重金属层heavymetal和基底sustrate三层；赛道上通过一个NMOS串联写入MTJ至位线BL和源线SL，NMOS栅极连接写入字线WWL，为写端口，控制斯格明子的生成；赛道上通过一个NMOS串联读出MTJ至位线BL和源线SL，NMOS的栅极连接读取字线RWL，为读端口，控制斯格明子的检测，在MTJ读头上显示的不同电阻值分别代表数据“1”和“0”；赛道两侧分别串联NMOS至位线BL和源线SL，两个NMOS栅极连接移位字线SWL，为移位端口，控制斯格明子的移动。进一步的，所述存储阵列包括垂直赛道群VRG和水平赛道群HRG，所述垂直赛道群VRG和水平赛道群HRG分别采用斯格明子赛道存储器构成；在垂直赛道群VRG里，斯格明子赛道存储器竖直连接；在水平赛道群HRG里，斯格明子赛道存储器水平连接。另一方面本专利技术还公开一种基于斯格明子赛道存储器的内存计算方法，采用上述的基于斯格明子赛道存储器的内存计算系统，包括二进制卷积神经网络卷积过程，具体包括以下步骤，输入input为m×m的矩阵，权重weight为n×n的矩阵，其中n小于m；权重矩阵在输入矩阵上扫描，相应的权重向量和输入向量进行卷积计算；所述卷积计算公式表示为：I&W＝Bit-count(I(B)&W(B))其中I和W分别为输入和权重向量，I(B)和W(B)分别为输入和权重里每位上的二进制数。进一步的，还包括二进制卷积神经网络卷积过程的移位方法，具体包括：如果n×n的权重在m×m的输入上扫描，步长为l，则S1、将权值数据和输入数据都按原始顺序存储在存储阵列中，输入存储到的水平赛道群HRG部分，权重存储到的垂直赛道群VRG部分；S2、权重和对应输入进行卷积计算；S3、权重向右移动l个单位长度，与对应输入进行卷积计算；S4、重复步骤次；S5、输入向上移动l个单位长度，权重移动到左侧初始位置；S6、重复步骤S2、S3、S4；S7、重复步骤次。进一步的，还包括二进制卷积神经网络卷积过程写入向量的步骤：启用WWL，并在BL和SL之间设置正电压，在写入头的赛道上写入“1”；如果要写入数据“0”，无需任何操作；启用SWLs，在BL和SL之间设置一个正电压，将刚写入的数据向下移动到下一个单元，继续在写入头写入下一个数据。进一步的，包括读取操作步骤，如果读头所存数据为1，读头的电阻值用R1表示；反之读头所存数据为0，读头的电阻值用R0表示；参考电阻用Rref表示，R1>Rrefr>R0；当启用WL且Vread为0V时，将基于MSC从“0”读取数据。进一步的，还包括异或操作步骤，在异或操作中，参考电阻Rrefx与Rij取值的关系为R11>R10＝R01>Rrefx>R00；需要两个步骤得到异或操作结果：第一步，MSC执行与操作，将输出信号“0”传递给模式控制器MC；第二步，根据“0”信号，MC输出控制信号CS，判断是否启用Rrefx，然后使用PCSA得到XOR结果；如果“0”在步骤一中输出“1”，则表示要访问的数据为“1”，MC不启用任何参考电阻，使节点c和d断开，因此“0”在步骤二中输出“0”；否则，如果“0”在步骤一输出“0”，MC将启用参考电阻Rrefx，然后“0”输出其他情况下的XOR结果。由上述技术方案可知，本专利技术利用斯格明子赛道存储器设计内存计算架构，不仅在内存中实现存储，而且可以在内存进行计算操作。本专利技术有效支持二进制卷积计算，充分利用SRM的移位特性，减少数据内存访问冗余，解决了BCNN稀疏性问题，减少了计算负担，大大降低功耗。同时，本专利技术针对广泛应用于物联网领域的卷积神经网络，基于斯格明子赛道存储器，提出了一种超低功耗内存计算架构(SRM-CIM)，该架构可以同时执行存储操本文档来自技高网...

【技术保护点】
1.一种基于斯格明子赛道存储器的内存计算系统，其特征在于：包括SRM‑CIM的电路架构，所述SRM‑CIM的电路架构包括行译码器Row Decoder、列译码器Column Decoder、电压驱动Voltage Supplier、存储阵列、感应电路MSC、计数器Bit‑counter和模式控制器MC；其中，所述电压驱动Voltage Supplier包括两个NMOS，所述两个NMOS漏极分别连接为写操作和读操作提供电压的电压源，源极接地，栅极接入三选一选择器MUX；还包括一根导线与两个NMOS并联接入三选一选择器，代表读操作、与操作和异或操作，所需位线BL电压为0；在模式控制器MC发出的控制信号CS的控制下，所述选择器选通相应的NMOS或导线，根据工作模式提供驱动电压；所述感应电路MSC利用预充电读出放大器PCSA比较节点ab和节点cd之间的电阻大小；所述节点ab分别连接电路的位线BL和源线SL，所述节点cd之间连接参考电阻；所述参考电阻在不同工作模式下需要不同的电阻值，其中，三个NMOS分别串联为读操作提供电阻值的MTJ Rrefr、为异或操作提供电阻值的MTJ Rrefx和为与操作提供电阻值的MTJ Rrefa,然后并联漏极接入节点c，源极接入节点d，栅极接入三选一选择器MUX，选择器在控制信号CS的控制下，选通相应的NMOS，根据工作模式选通相应的参考电阻；所述存储阵列采用斯格明子赛道存储器构成。...

【技术特征摘要】
1.一种基于斯格明子赛道存储器的内存计算系统，其特征在于：包括SRM-CIM的电路架构，所述SRM-CIM的电路架构包括行译码器RowDecoder、列译码器ColumnDecoder、电压驱动VoltageSupplier、存储阵列、感应电路MSC、计数器Bit-counter和模式控制器MC；其中，所述电压驱动VoltageSupplier包括两个NMOS，所述两个NMOS漏极分别连接为写操作和读操作提供电压的电压源，源极接地，栅极接入三选一选择器MUX；还包括一根导线与两个NMOS并联接入三选一选择器，代表读操作、与操作和异或操作，所需位线BL电压为0；在模式控制器MC发出的控制信号CS的控制下，所述选择器选通相应的NMOS或导线，根据工作模式提供驱动电压；所述感应电路MSC利用预充电读出放大器PCSA比较节点ab和节点cd之间的电阻大小；所述节点ab分别连接电路的位线BL和源线SL，所述节点cd之间连接参考电阻；所述参考电阻在不同工作模式下需要不同的电阻值，其中，三个NMOS分别串联为读操作提供电阻值的MTJRrefr、为异或操作提供电阻值的MTJRrefx和为与操作提供电阻值的MTJRrefa,然后并联漏极接入节点c，源极接入节点d，栅极接入三选一选择器MUX，选择器在控制信号CS的控制下，选通相应的NMOS，根据工作模式选通相应的参考电阻；所述存储阵列采用斯格明子赛道存储器构成。2.根据权利要求1所述的基于斯格明子赛道存储器的内存计算系统，其特征在于：所述预充电读出放大器PCSA包括四个PMOS和两个NMOS连接，如果节点ab之间的电阻Rab大于节点cd之间的电阻Rcd，Qm输出0而输出1；反之，如果Rab小于Rcd，Qm输出1而输出0。3.根据权利要求2所述的基于斯格明子赛道存储器的内存计算系统，其特征在于：所述SRM-CIM的电路架构为纳米赛道，包括铁磁层ferromagnetic、重金属层heavymetal和基底sustrate三层；赛道上通过一个NMOS串联写入MTJ至位线BL和源线SL，NMOS栅极连接写入字线WWL，为写端口，控制斯格明子的生成；赛道上通过一个NMOS串联读出MTJ至位线BL和源线SL，NMOS的栅极连接读取字线RWL，为读端口，控制斯格明子的检测，在MTJ读头上显示的不同电阻值分别代表数据“1”和“0”；赛道两侧分别串联NMOS至位线BL和源线SL，两个NMOS栅极连接移位字线SWL，为移位端口，控制斯格明子的移动。4.根据权利要求1所述的基于斯格明子赛道存储器的内存计算系统，其特征在于：所述存储阵列包括垂直赛道群VRG和水平赛道群HRG，所述垂直赛道群VRG和水平赛道群HRG分别采用斯格明子赛道存储器构成；在垂直赛道群VRG里，斯格明子赛道存储器竖直连接；在水平赛...

【专利技术属性】
技术研发人员：欧阳鹏，潘宇，张有光，赵巍胜，
申请(专利权)人：北京航空航天大学合肥创新研究院，北京航空航天大学，
类型：发明
国别省市：安徽,34