FPGA设计电路图生成方法、装置、计算机设备及存储介质制造方法及图纸

本发明专利技术公开一种FPGA设计电路图生成方法、装置、计算机设备及存储介质。该方法包括：获取用户设计网表，依据用户设计网表中的连接线遍历网表输入管脚、原始器件和网表输出管脚，获取目标二维网表；基于每一原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取器件描述数据；基于器件描述数据确定标准显示区域；基于目标二维网表和标准显示区域，构建原始器件分布图；依据每一原始器件对应的连接线的数量，获取行间距和列间距；基于行间距、列间距和器件描述数据更新原始器件分布图，获取目标器件分布图；在目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。该方法可生成连线结构清晰、复杂度较低的设计电路图。

Generation Method, Device, Computer Equipment and Storage Medium of Design Circuit Diagram of FPGA

The invention discloses a method, a device, a computer device and a storage medium for generating a circuit diagram of a FPGA design. The method includes: acquiring the user-designed network table, traversing the input pin, the original device and the output pin of the network table according to the connection line in the user-designed network table, acquiring the target two-dimensional network table; acquiring device description data based on the device type, device input pin and device output pin corresponding to each original device; determining the standard display area based on device description data; Target two-dimensional network table and standard display area are used to construct original device distribution map; row spacing and column spacing are obtained according to the number of connection lines corresponding to each original device; original device distribution map is updated based on row spacing, column spacing and device description data to obtain target device distribution map; corresponding connection lines are generated at corresponding positions on target device distribution map to obtain the design power of FPGA. Road map. This method can generate design circuit diagrams with clear connection structure and low complexity.

【技术实现步骤摘要】
FPGA设计电路图生成方法、装置、计算机设备及存储介质
本专利技术涉及FPGA开发
，尤其涉及一种FPGA设计电路图生成方法、装置、计算机设备及存储介质。
技术介绍
在FPGA开发过程中，可在FPGA编程开发工具中根据用户设计的网表，自动画出并显示相应的设计电路，方便用户了解设计的网表结构，方便进行设计调试，提高设计效率，缩短设计周期。在传统FPGA编程开发工具显示设计电路时，由于设计电路中涉及较多器件和用于实现器件之间相互连接的连接线(net)，连接线的连线结构复杂，多个连接线在连线过程中会出现交错，使其设计电路结构较复杂，而连线结构的复杂性会增加软件内存占用，降低设计电路的开发效率。尤其是在大模板FPGA设计电路中，这种现象更严重，会大幅度增加点线复杂度并提高软件内存占用。
技术实现思路
本专利技术实施例提供一种FPGA设计电路图生成方法、装置、计算机设备及存储介质，以解决当前FPGA电路设计中存在的设计电路中连线结构复杂的问题。一种FPGA设计电路图生成方法，包括：获取用户设计网表，所述用户设计网表包括网表输入管脚、网表输出管脚、原始器件和连接线；依据所述连接线遍历所述网表输入管脚、所述原始器件和所述网表输出管脚，获取所述用户设计网表对应的目标二维网表；基于每一所述原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取每一所述原始器件对应的器件描述数据；基于每一所述原始器件对应的器件描述数据，确定所述原始器件对应的器件显示区域，并基于所述器件显示区域确定标准显示区域；基于所述目标二维网表和所述原始器件对应的标准显示区域，构建原始器件分布图；依据所述原始器件分布图中的每一所述原始器件对应的连接线的数量，获取任意相邻两行的行间距和任意相邻两列的列间距；基于所述行间距、所述列间距和每一原始器件对应的器件描述数据，更新所述原始器件分布图，获取目标器件分布图；依据预设的连线规则在所述目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。一种FPGA设计电路图生成装置，包括：用户设计网表获取模块，用于获取用户设计网表，所述用户设计网表包括网表输入管脚、网表输出管脚、原始器件和连接线；目标二维网表获取模块，用于依据所述连接线遍历所述网表输入管脚、所述原始器件和所述网表输出管脚，获取所述用户设计网表对应的目标二维网表；器件描述数据获取模块，用于基于每一所述原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取每一所述原始器件对应的器件描述数据；标准显示区域确定模块，用于基于每一所述原始器件对应的器件描述数据，确定所述原始器件对应的器件显示区域，并基于所述器件显示区域确定标准显示区域；原始器件分布图构建模块，用于基于所述目标二维网表和所述原始器件对应的标准显示区域，构建原始器件分布图；行列间距获取模块，用于依据所述原始器件分布图中的每一所述原始器件对应的连接线的数量，获取任意相邻两行的行间距和任意相邻两列的列间距；目标器件分布图获取模块，用于基于所述行间距、所述列间距和每一原始器件对应的器件描述数据，更新所述原始器件分布图，获取目标器件分布图；设计电路图获取模块，用于依据预设的连线规则在所述目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述FPGA设计电路图生成方法的步骤。一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述FPGA设计电路图生成方法的步骤。上述FPGA设计电路图生成方法、装置、计算机设备及存储介质，依据用户设计网表中的连接线遍历网表输入管脚、原始器件和网表输出管脚，以生成反映网表输入管脚、原始器件和网表输出管脚相对位置关系的目标二维网表，以便基于这种相对位置关系最终生成的FPGA设计电路图中的相对位置。再根据原始器件对应的器件类型、器件输入管脚和器件输出管脚确定器件描述数据，以确定其在最终生成的FPGA设计电路图中的器件显示区域，使得FPGA设计电路图中的器件大小比例更符合实际情况。基于原始器件对应的器件显示区域确定标准显示区域，以便根据标准显示区域确定任意相邻两行的行间距和任意相邻两列的列间距，从而使得FPGA设计电路图中的行间距和列间距的距离适中，既不会因为连接线过于密集而影响后续FPGA开发的效率，也不会因为连接线过少而导致空间浪费。最后，依据预设的连线规则在目标器件分布中行间距和列间距对应的位置生成对应的连接线，以使最终形成的FPGA设计电路图结构清晰，以降低连接线的连线结构的复杂度，并有效降低内存占用。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一实施例中FPGA设计电路图生成方法的一流程图；图2是本专利技术一实施例中FPGA设计电路图生成方法的另一流程图；图3是本专利技术一实施例中FPGA设计电路图生成方法的另一流程图；图4是本专利技术一实施例中FPGA设计电路图生成方法的另一流程图；图5是本专利技术一实施例中FPGA设计电路图生成方法的另一流程图；图6是本专利技术一实施例中目标器件分布图的一示意图；图7是本专利技术一实施例中FPGA设计电路图生成装置的一示意图；图8是本专利技术一实施例中计算机设备的一示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供的FPGA设计电路图生成方法，该FPGA设计电路图生成方法应用在FPGA编辑开发系统中，用于开发设计出连线结构简单的FPGA设计电路图，以降低软件内存占用，提高FPGA设计电路图的开发效率。在一实施例中，如图1所示，提供一种FPGA设计电路图生成方法，以该方法应用在FPGA编辑开发系统为例进行说明，包括如下步骤：S101：获取用户设计网表，用户设计网表包括网表输入管脚、网表输出管脚、原始器件和连接线。其中，用户设计网表是用户自主设计的网表结构。FPGA编程开发系统可根据该用户设计网表设计出连线结构简单的FPGA设计电路图，以实现便于FPGA开发的目的。网表输入管脚是用户设计网表对外的输入管脚，可以理解为该用户设计网表中预留的与其他外部电路连接并接受该外部电路的信号输入的管脚。本实施例中，用户设计网表可以设置有至少一个网表输入管脚，用于接收外部电路通过至少一个网表输入管脚输入的信号。具体地，每一网表输入管脚对应一扇出系数(即fanout)。扇出系数(即fanout)指模块直接调用的下级模块的个数，于本实施例中，网表输入管脚的扇出系数是用于定义一个网表输入管脚通过连接线连接的元器件的数量，即能够驱动的信号数量。例如，若一网表输入管脚通过连接线连接3个原始器件，则其扇出系数为3。网表输出管脚是用户设计网本文档来自技高网...

【技术保护点】
1.一种FPGA设计电路图生成方法，其特征在于，包括：获取用户设计网表，所述用户设计网表包括网表输入管脚、网表输出管脚、原始器件和连接线；依据所述连接线遍历所述网表输入管脚、所述原始器件和所述网表输出管脚，获取所述用户设计网表对应的目标二维网表；基于每一所述原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取每一所述原始器件对应的器件描述数据；基于每一所述原始器件对应的器件描述数据，确定所述原始器件对应的器件显示区域，并基于所述器件显示区域确定标准显示区域；基于所述目标二维网表和所述原始器件对应的标准显示区域，构建原始器件分布图；依据所述原始器件分布图中的每一所述原始器件对应的连接线的数量，获取任意相邻两行的行间距和任意相邻两列的列间距；基于所述行间距、所述列间距和每一原始器件对应的器件描述数据，更新所述原始器件分布图，获取目标器件分布图；依据预设的连线规则在所述目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。

【技术特征摘要】
1.一种FPGA设计电路图生成方法，其特征在于，包括：获取用户设计网表，所述用户设计网表包括网表输入管脚、网表输出管脚、原始器件和连接线；依据所述连接线遍历所述网表输入管脚、所述原始器件和所述网表输出管脚，获取所述用户设计网表对应的目标二维网表；基于每一所述原始器件对应的器件类型、器件输入管脚和器件输出管脚，获取每一所述原始器件对应的器件描述数据；基于每一所述原始器件对应的器件描述数据，确定所述原始器件对应的器件显示区域，并基于所述器件显示区域确定标准显示区域；基于所述目标二维网表和所述原始器件对应的标准显示区域，构建原始器件分布图；依据所述原始器件分布图中的每一所述原始器件对应的连接线的数量，获取任意相邻两行的行间距和任意相邻两列的列间距；基于所述行间距、所述列间距和每一原始器件对应的器件描述数据，更新所述原始器件分布图，获取目标器件分布图；依据预设的连线规则在所述目标器件分布图上相应位置生成对应的连接线，获取FPGA设计电路图。2.如权利要求1所述的FPGA设计电路图生成方法，其特征在于，所述依据所述连接线遍历所述网表输入管脚、所述原始器件和所述网表输出管脚，获取所述用户设计网表对应的目标二维网表，包括：依据所述原始器件的器件输入管脚和所述网表输入管脚，确定初始元器件；基于所有所述初始元器件对应的扇出系数，确定所述初始元器件对应的遍历顺序；依据所述初始元器件的遍历顺序，将所述初始元器件填充在二维网表模板中相应的填充区域，获取原始二维网表；依据所述初始元器件的遍历顺序，逐一对所述初始元器件依据所述连接线进行深度遍历，将遍历结果填充在所述原始二维网表上，获取所述用户设计网表对应的目标二维网表。3.如权利要求2所述的FPGA设计电路图生成方法，其特征在于，所述依据所述原始器件的器件输入管脚和所述网表输入管脚，确定初始元器件，包括：将所述用户设计网表中每一所述网表输入管脚确定为初始元器件，并逐一判断所述用户设计网表中每一所述原始器件的器件输入管脚是否与所述连接线相连；若所述原始器件的器件输入管脚不与所述连接线相连，则所述原始器件为初始元器件；若所述原始器件的器件输入管脚与所述连接线相连，则所述原始器件不为初始元器件。4.如权利要求2所述的FPGA设计电路图生成方法，其特征在于，所述基于所有所述初始元器件对应的扇出系数，确定所述初始元器件对应的遍历顺序，包括：对所有所述初始元器件进行分类，确定每一所述初始元器件对应的元器件类型；依据所述元器件类型对应的优先级，确定类型间顺序；基于同一所述元器件类型对应的初始元器件对应的扇出系数，确定类型内顺序；基于所述类型间顺序和所述类型内顺序，确定所述初始元器件对应的遍历顺序。5.如权利要求2所述的FPGA设计电路图生成方法，其特征在于，所述逐一对所述初始元器件依据所述连接线进行深度遍历，将遍历结果填充在所述原始二维网表上，获取所述用户设计网表对应的目标二维网表，包括：逐一对所述初始元器件依据所述连接线进行深度遍历，获取与所述初始元器件通过所述连接线相连的至少一个连接元器件，并记录每一所述连接元器件的遍历位置；若所述连接元器件不为已遍历元器件，则依据所述连接元器件的遍历位置，在所述原始二维网表中与所述遍历位置相对应的列的填充区域上填充所述连接元器件；若所述连接元器件为已遍历元器件，则依据所述连接元器件的遍历位置，将所述原始二维网表中与所述遍历位置相对应的列...

【专利技术属性】
技术研发人员：刘奎，张青，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：广东,44