一种数据处理方法、装置、系统及FPGA加速卡制造方法及图纸

本发明专利技术公开了一种数据处理方法，包括：当接收到数据加速指令时，FPGA加速卡将HBM2中与数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，待加速数据为主机直接存储到HBM2中的数据；若数据加速操作执行完毕，则将加速处理后的数据存入HBM2中；该方法中主机直接将数据存入FPGA加速卡中的HBM2颗粒中；FPGA加速卡直接可以将HBM2中的数据读出送入PR区域进行数据加速，加速完毕后将数据反馈回HBM2颗粒中；即大大减少了主机与FPGA加速卡之间的数据传输时间以及数据搬移次数，并且部署更为方便；本发明专利技术还公开了一种数据处理装置、系统及FPGA加速卡，具有上述有益效果。

A Data Processing Method, Device, System and FPGA Acceleration Card

【技术实现步骤摘要】
一种数据处理方法、装置、系统及FPGA加速卡
本专利技术涉及数据处理
，特别涉及一种数据处理方法、装置、系统及FPGA加速卡。
技术介绍
目前，在主机+FPGA加速卡的结构下，主机端有数据需要由FPGA加速卡(FieldProgrammableGateArray，现场可编程与门阵列)处理，即需要数据加速时，主机端需要首先将待加速数据存入主机端内存中；然后通知FPGA加速卡通过PCIE接口将待加速数据搬移到FPGA加速卡上的DDR(DoubleDataRateSDRAM，双倍速率同步动态随机存储器，一种内存规格)(如DDR4)中；搬移完毕后，FPGA加速卡开始处理待加速数据，需要首先将DDR中的待加速数据读出送入PR(PartialReconfiguration，部分重配置)区域；处理完毕后，加速处理后的数据重新存入FPGA加速卡上的DDR中，然后通知主机端通过PCIE接口将FPGA加速卡中DDR上的加速处理后的数据搬移到主机端内存中，数据加速过程完毕。可见，在数据加速的整个过程中，待加速数据需要搬移4次之多，大大浪费了宝贵的处理时间。
技术实现思路
本专利技术的目的是提供一种数据处理方法、装置、系统及FPGA加速卡，能够大大减少了主机与FPGA加速卡之间的数据传输时间以及数据搬移次数，并且部署更为方便。为解决上述技术问题，本专利技术提供一种数据处理方法，包括：当接收到数据加速指令时，FPGA加速卡将HBM2中与所述数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，所述待加速数据为主机直接存储到HBM2中的数据；若数据加速操作执行完毕，则将加速处理后的数据存入所述HBM2中。可选地，当接收到数据存储指令时，将待存储数据存储到所述HBM2中。本专利技术还提供一种数据处理装置，包括：数据加速模块，用于当接收到数据加速指令时，FPGA加速卡将HBM2中与所述数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，所述待加速数据为主机直接存储到HBM2中的数据；HBM2存储模块，用于若数据加速操作执行完毕，则将加速处理后的数据存入所述HBM2中。可选地，HBM2存储模块，还用于当接收到数据存储指令时，将待存储数据存储到所述HBM2中。本专利技术还提供一种FPGA加速卡，包括：HBM2，用于存储数据；控制器，用于当接收到数据加速指令时，将HBM2中与所述数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，所述待加速数据为主机直接存储到HBM2中的数据；若数据加速操作执行完毕，则将加速处理后的数据存入所述HBM2中。可选地，所述控制器还用于接收到数据存储指令时，将待存储数据存储到所述HBM2中。本专利技术还提供一种数据处理系统，包括：主机以及与所述主机相连的如上述所述的FPGA加速卡。可选地，所述FPGA加速卡至少为两个，各个所述FPGA加速卡通过DIMM接口与所述主机相连。可选地，所述主机向指定FPGA加速卡发送数据加速指令。本专利技术所提供的数据处理方法，包括：当接收到数据加速指令时，FPGA加速卡将HBM2中与数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，待加速数据为主机直接存储到HBM2中的数据；若数据加速操作执行完毕，则将加速处理后的数据存入HBM2中。可见，该方法中主机需要数据加速时，直接将数据存入FPGA加速卡中的HBM2颗粒中(即不必像相关技术中再通过PCIE从主机内存中向FPGA加速卡中DDR4中搬移数据)；FPGA加速卡直接可以将HBM2中的数据读出送入PR区域进行数据加速，加速完毕后将数据反馈回HBM2颗粒中；此时，对于主机来讲，就相当于数据已加速完毕并已存入内存中，主机无需再通过PCIE启动DMA搬移数据；即大大减少了主机与FPGA加速卡之间的数据传输时间以及数据搬移次数，并且部署更为方便；本专利技术还提供了一种数据处理装置、系统及FPGA加速卡，具有上述有益效果，在此不再赘述。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术中所提供的传统FPGA加速卡实现结构示意图；图2为本专利技术实施例所提供的数据处理方法的流程图；图3为本专利技术实施例所提供的FPGA加速卡实现结构示意图；图4为本专利技术实施例所提供的数据处理装置的结构框图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参考图1，目前在主机+FPGA加速卡的结构下，主机端有数据需要由FPGA加速卡处理，即需要数据加速时，主机端需要首先将待加速数据存入主机端内存中(如图1中主机端的主存中)；然后通知FPGA加速卡通过PCIE接口将待加速数据搬移到FPGA加速卡上的DDR(如图1中DDR4)中；搬移完毕后，FPGA加速卡开始处理待加速数据，需要首先将DDR中的待加速数据读出送入PR区域；处理完毕后，加速处理后的数据重新存入FPGA加速卡上的DDR中，然后通知主机端通过PCIE接口将FPGA加速卡中DDR上的加速处理后的数据搬移到主机端主存中，数据加速过程完毕；其中，FPGA加速卡中数据搬移过程的控制可以参考相关FPGA加速卡工作原理。可见，在数据加速的整个过程中，待加速数据需要搬移4次之多，且主流的PCIE接口gen3x8带宽极限7.8GB/s，并且由于PCIE-DMA(DirectMemoryAccess，直接存储器访问)传输效率等问题，大大浪费了宝贵的处理时间。因此，本实施例提出一种可大大减少数据传输延迟的FPGA加速卡实现方法。具体请参考图2，图2为本专利技术实施例所提供的数据处理方法的流程图；该方法可以包括：S101：当接收到数据加速指令时，FPGA加速卡将HBM2中与数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，待加速数据为主机直接存储到HBM2中的数据。S102：若数据加速操作执行完毕，则将加速处理后的数据存入HBM2中。本实施例的执行主体是FPGA加速卡，且为了减少与主机端的数据传输时间以及数据搬移次数，本实施例中主机与FPGA加速卡可以共享内存。即请参考图3，主机端也就是主机不再需要设置主存，也就是说主机不再需要如图1中所示的主存。当然，本实施例中若主机端仍设置有主存，但是在进行数据加速时，主机端还是直接将数据存储到FPGA加速卡的HBM2中，不存储在主机端的主存中也还是可以减少FPGA加速卡与主机端的数据传输时间以及数据搬移次数。当然为了简化结构，降低成本，优选的，本实施例中主机端如图3所示不再设置主存。也就是当主机需要存储数据时，可以直接将数据存储到FPGA加速卡中的HBM2中。即FPGA加速卡当接收到数据存储指令时，将待存储数据存储到HBM2中。本实施例中并不本文档来自技高网...

【技术保护点】
1.一种数据处理方法，其特征在于，包括：当接收到数据加速指令时，FPGA加速卡将HBM2中与所述数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，所述待加速数据为主机直接存储到HBM2中的数据；若数据加速操作执行完毕，则将加速处理后的数据存入所述HBM2中。

【技术特征摘要】
1.一种数据处理方法，其特征在于，包括：当接收到数据加速指令时，FPGA加速卡将HBM2中与所述数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，所述待加速数据为主机直接存储到HBM2中的数据；若数据加速操作执行完毕，则将加速处理后的数据存入所述HBM2中。2.根据权利要求1所述的数据处理方法，其特征在于，当接收到数据存储指令时，将待存储数据存储到所述HBM2中。3.一种数据处理装置，其特征在于，包括：数据加速模块，用于当接收到数据加速指令时，FPGA加速卡将HBM2中与所述数据加速指令相对的待加速数据读出并送入PR区域进行数据加速操作；其中，所述待加速数据为主机直接存储到HBM2中的数据；HBM2存储模块，用于若数据加速操作执行完毕，则将加速处理后的数据存入所述HBM2中。4.根据权利要求3所述的数据处理装置，其特征在于，HBM2存储模块，还用于当接收到数据存储指...

【专利技术属性】
技术研发人员：郝锐，樊嘉恒，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41