本发明专利技术公开了一种HD‑SDI/3G‑SDI收发及实时画中画切换输出处理方法，属于视频处理技术领域，包括建立视频采集装置、视频处理装置和显示屏，视频采集装置包括HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头，视频处理单元包括FPGA控制器及其外围电路，显示器连接FPGA处理器，HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头分别通过HD‑SDI接口和3G‑SDI接口与FPGA控制器通信，解决了3G‑SDI标准和HD‑SDI标准两种不同分辨率的画中画快速切换的技术问题，本发明专利技术集成度很高，省去了外加SDI收发芯片。
A Method of HD-SDI/3G-SDI Transceiver and Real-time Picture-in-Picture Switching Output Processing
The invention discloses an HD SDI/3G SDI transceiver and a real-time picture-in-picture switching output processing method, belonging to the technical field of video processing, including the establishment of a video acquisition device, a video processing device and a display screen. The video acquisition device includes 720P50 camera with HD SDI interface and 1080P50 camera with 3G SDI interface. The video processing unit includes a FPGA controller and its peripheral circuit, and displays. The display connects the FPGA processor, 720P50 camera of HD SDI interface and 1080P50 camera of 3G SDI interface to communicate with the FPGA controller through HD SDI interface and 3G SDI interface respectively, and solves the technical problem of fast switching between picture-in-picture of two different resolutions of 3G SDI standard and HD SDI standard. The invention has high integration and saves the addition of SDI transceiver chip.
【技术实现步骤摘要】
一种HD-SDI/3G-SDI收发及实时画中画切换输出处理方法
本专利技术属于视频处理
，特别涉及一种HD-SDI/3G-SDI收发及实时画中画切换输出处理方法。
技术介绍
由于视频流是直接接收来自摄像头采集的，无压缩的高速串行数字接口(SDI),其中可见光(白光)SDI标准为SMPTE274M,红外为SMPTE296M；二者的串行速率分别达到了2.97Gbit/s和1.485Gbit/s的高速率，对接收端的硬件要求较高。较为普遍的处理方法就是采用专用芯片做串行接收和处理，但这样增加了PCB的布线面积，解析出来的一路并行视频流数据YUV(4:2:2)和行场同步信号，需19个IO才能给后端处理，这样就浪费了后端处理芯片的IO资源。对3G-SDI标准和HD-SDI标准两种不同分辨率的SDI流做实时收发和切换，像素速率分别148.5MHz和74.25MHz，SDI切换输出时需要在两种不同速率下工作，切换过程中必然会导致显示端重启，这个过程如果软件处理，切换时长会很大，不能满足实时性的要求。对于多路实时画中画的处理，由于强调了画中画切换的实时性，所以就不能通过软件的方式进行处理，如采用ARM单片机，这样虽说可满足功能上的要求，但加大了视频输出的延时，实时性的指标也就很难达到。
技术实现思路
本专利技术的目的是提供一种HD-SDI/3G-SDI收发及实时画中画切换输出处理方法，解决了HD-SDI/3G-SDI两种标准下的任意分辨率的画中画快速切换的技术问题。为实现上述目的，本专利技术采用以下技术方案：一种HD-SDI/3G-SDI收发及实时画中画切换输出处理方法，包括如下步骤：步骤1：建立视频采集装置、视频处理装置和显示屏，视频采集装置包括HD-SDI接口的720P50摄像头和3G-SDI接口的1080P50摄像头，视频处理单元包括FPGA控制器及其外围电路，显示器连接FPGA处理器，HD-SDI接口的720P50摄像头和3G-SDI接口的1080P50摄像头分别通过HD-SDI接口和3G-SDI接口与FPGA控制器通信；步骤2：在FPGA控制器中建立两个行数据写缓存存储器Hsync_FIFO_WR_Buffer、图像中心视场缓存模块PIP_Frame_Ctrl、FPGA仲裁控制模块Arbitration、存储器DDR3_Wrapper、流处理模块VIP_Ctrl和输出模块SDI_TX；流处理模块VIP_Ctrl包括行数据读缓存Hsync_FIFO_RD_Buffer、时序控制器Test_Patten_Generate和视频格式转换器FVH_Gen；步骤3：频采集装置将采集到的720P视频流数据和1080P视频流数据分别通过HD-SDI接口和3G-SDI接口收入到FPGA控制器中；步骤4：FPGA控制器中的两个行数据写缓存存储器Hsync_FIFO_WR_Buffer一个存储720P视频流数据、另一个存储1080P视频流数据；步骤5：FPGA仲裁控制模块Arbitration向图像中心视场缓存模块PIP_Frame_Ctrl发送控制字PIP_EN和控制字PIP_SEL，图像中心视场缓存模块PIP_Frame_Ctrl判断控制字PIP_EN的值：若PIP_EN＝0，则为不进行图像叠加处理，执行步骤6；若PIP_EN＝1，则为进行图像叠加处理，执行步骤7；步骤6：图像中心视场缓存模块PIP_Frame_Ctrl不缓存视频流数据，判断控制字PIP_SEL是否为0：是，则缓存1080P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将1080P视频流数据写入到存储器DDR3_Wrapper中；不是，则则缓存720P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将720P视频流数据写入到存储器DDR3_Wrapper中，执行步骤9；步骤7：判断控制字PIP_SEL是否为1：是，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存720P视频流数据，FPGA仲裁控制模块Arbitration读取1080P视频流数据，在1080P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；否，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存1080P视频流数据，FPGA仲裁控制模块Arbitration读取720P视频流数据，在720P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；步骤8：FPGA仲裁控制模块Arbitration将所述合成后的视频流数据存储到存储器DDR3_Wrapper中；步骤9：当控制字PIP_SEL＝0时，FPGA仲裁控制模块Arbitration向输出模块SDI_TX发送控制字SDI_CHANGE＝0，此时输出模块SDI_TX向流处理模块VIP_Ctrl发出148.5MHz的读取时钟，流处理模块VIP_Ctrl中的时序控制器Test_Patten_Generate根据该148.5MHz的读取时钟产生1920x1080P50行场同步时序，行数据读缓存Hsync_FIFO_RD_Buffer根据1920x1080P50行场同步时序读取存储器DDR3_Wrapper中存储的图像流数据，并将数据发送给视频格式转换器FVH_Gen，视频格式转换器FVH_Gen将图像流数据转换为输出模块SDI_TX所需要的数据格式；步骤10：当控制字PIP_SEL＝1时，FPGA仲裁控制模块Arbitration向输出模块SDI_TX发送控制字SDI_CHANGE＝1，此时输出模块SDI_TX向流处理模块VIP_Ctrl发出74.25MHz的读取时钟，流处理模块VIP_Ctrl中的时序控制器Test_Patten_Generate根据该74.25MHz的读取时钟产生1280×720P50行场同步时序，行数据读缓存Hsync_FIFO_RD_Buffer根据1280×720P50行场同步时序读取存储器DDR3_Wrapper中存储的图像流数据，并将数据发送给视频格式转换器FVH_Gen，视频格式转换器FVH_Gen将图像流数据转换为输出模块SDI_TX所需要的数据格式；步骤11：显示器接受输出模块SDI_TX发送过来的数据，并显示图像。优选的，所述HD-SDI接口的720P50摄像头输出1280×720P50的视频流数据，该视频流数据为红外的高清SDI视频；所述3G-SDI接口的1080P50摄像头输出1920x1080P50的视频流数据，该视频流数据为可见光视频。优选的，所述行数据写缓存存储器Hsync_FIFO_WR_Buffer、所述图像中心视场缓存模块PIP_Frame_Ctrl、和所述存储器DDR3_Wrapper均采用乒乓模式缓存或存储。本专利技术所述的一种HD-SDI/3G-SD本文档来自技高网...
【技术保护点】
1.一种HD‑SDI/3G‑SDI收发及实时画中画切换输出处理方法，其特征在于：包括如下步骤：步骤1：建立视频采集装置、视频处理装置和显示屏，视频采集装置包括HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头，视频处理单元包括FPGA控制器及其外围电路，显示器连接FPGA处理器，HD‑SDI接口的720P50摄像头和3G‑SDI接口的1080P50摄像头分别通过HD‑SDI接口和3G‑SDI接口与FPGA控制器通信；步骤2：在FPGA控制器中建立两个行数据写缓存存储器Hsync_FIFO_WR_Buffer、图像中心视场缓存模块PIP_Frame_Ctrl、FPGA仲裁控制模块Arbitration、存储器DDR3_Wrapper、流处理模块VIP_Ctrl和输出模块SDI_TX；流处理模块VIP_Ctrl包括行数据读缓存Hsync_FIFO_RD_Buffer、时序控制器Test_Patten_Generate和视频格式转换器FVH_Gen；步骤3：频采集装置将采集到的720P视频流数据和1080P视频流数据分别通过HD‑SDI接口和3G‑SDI接口收入到FPGA控制器中；步骤4：FPGA控制器中的两个行数据写缓存存储器Hsync_FIFO_WR_Buffer一个存储720P视频流数据、另一个存储1080P视频流数据；步骤5：FPGA仲裁控制模块Arbitration向图像中心视场缓存模块PIP_Frame_Ctrl发送控制字PIP_EN和控制字PIP_SEL，图像中心视场缓存模块PIP_Frame_Ctrl判断控制字PIP_EN的值：若PIP_EN＝0，则为不进行图像叠加处理，执行步骤6；若PIP_EN＝1，则为进行图像叠加处理，执行步骤7；步骤6：图像中心视场缓存模块PIP_Frame_Ctrl不缓存视频流数据，判断控制字PIP_SEL是否为0：是，则缓存1080P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将1080P视频流数据写入到存储器DDR3_Wrapper中；不是，则则缓存720P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将720P视频流数据写入到存储器DDR3_Wrapper中，执行步骤9；步骤7：判断控制字PIP_SEL是否为1：是，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存720P视频流数据，FPGA仲裁控制模块Arbitration读取1080P视频流数据，在1080P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；否，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存1080P视频流数据，FPGA仲裁控制模块Arbitration读取720P视频流数据，在720P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；步骤8：FPGA仲裁控制模块Arbitration将所述合成后的视频流数据存储到存储器DDR3_Wrapper中；步骤9：当控制字PIP_SEL＝0时，FPGA仲裁控制模块Arbitration向输出模块SDI_TX发送控制字SDI_CHANGE＝0，此时输出模块SDI_TX向流处理模块VIP_Ctrl发出148.5MHz的读取时钟，流处理模块VIP_Ctrl中的时序控制器Test_Patten_Generate根据该148.5MHz的读取时钟产生1920x1080P50行场同步时序，行数据读缓存Hsync_FIFO_RD_Buffer根据1920x1080P50行场同步时序读取存储器DDR3_Wrapper中存储的图像流数据，并将数据发送给视频格式转换器FVH_Gen，视频格式转换器FVH_Gen将图像流数据转换为输出模块SDI_TX所需要的数据格式；步骤10：当控制字PIP_SEL＝1时，FPGA仲裁控制模块Arbitration向输出模块SDI_TX发送控制字SDI_CHANGE＝1，此时输出模块SDI_TX向流处理模块VIP_Ctrl发出74.25MHz的读取时钟，流处理模块VIP_Ctrl中的时序控制器Test_Patten_Generate根据该74.25MHz的读取时钟产生1280×720P50行场同步时序，行数据读缓存Hsync_FIFO_RD_Buffer根据1280×720P50行场同步时...
【技术特征摘要】
1.一种HD-SDI/3G-SDI收发及实时画中画切换输出处理方法，其特征在于：包括如下步骤：步骤1：建立视频采集装置、视频处理装置和显示屏，视频采集装置包括HD-SDI接口的720P50摄像头和3G-SDI接口的1080P50摄像头，视频处理单元包括FPGA控制器及其外围电路，显示器连接FPGA处理器，HD-SDI接口的720P50摄像头和3G-SDI接口的1080P50摄像头分别通过HD-SDI接口和3G-SDI接口与FPGA控制器通信；步骤2：在FPGA控制器中建立两个行数据写缓存存储器Hsync_FIFO_WR_Buffer、图像中心视场缓存模块PIP_Frame_Ctrl、FPGA仲裁控制模块Arbitration、存储器DDR3_Wrapper、流处理模块VIP_Ctrl和输出模块SDI_TX；流处理模块VIP_Ctrl包括行数据读缓存Hsync_FIFO_RD_Buffer、时序控制器Test_Patten_Generate和视频格式转换器FVH_Gen；步骤3：频采集装置将采集到的720P视频流数据和1080P视频流数据分别通过HD-SDI接口和3G-SDI接口收入到FPGA控制器中；步骤4：FPGA控制器中的两个行数据写缓存存储器Hsync_FIFO_WR_Buffer一个存储720P视频流数据、另一个存储1080P视频流数据；步骤5：FPGA仲裁控制模块Arbitration向图像中心视场缓存模块PIP_Frame_Ctrl发送控制字PIP_EN和控制字PIP_SEL，图像中心视场缓存模块PIP_Frame_Ctrl判断控制字PIP_EN的值：若PIP_EN＝0，则为不进行图像叠加处理，执行步骤6；若PIP_EN＝1，则为进行图像叠加处理，执行步骤7；步骤6：图像中心视场缓存模块PIP_Frame_Ctrl不缓存视频流数据，判断控制字PIP_SEL是否为0：是，则缓存1080P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将1080P视频流数据写入到存储器DDR3_Wrapper中；不是，则则缓存720P视频流数据的行数据写缓存存储器Hsync_FIFO_WR_Buffer将720P视频流数据写入到存储器DDR3_Wrapper中，执行步骤9；步骤7：判断控制字PIP_SEL是否为1：是，则图像中心视场缓存模块PIP_Frame_Ctrl以480x384的像素缓存720P视频流数据，FPGA仲裁控制模块Arbitration读取1080P视频流数据，在1080P视频流数据每一帧的右下角均剪切出一个480x384区域，并将图像中心视场缓存模块PIP_Frame_Ctrl中缓存的480x384的像素的视频流数据叠加并替代所述剪切出的480x384区域，生成合成后的视频流数据，执行步骤8；否，则图像中心视场缓存模块PIP_Frame_Ctrl以4...
【专利技术属性】
技术研发人员：顾先军，胡彦多，
申请(专利权)人：南京威翔科技有限公司，
类型：发明
国别省市：江苏,32
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