用于神经网络的全局和本地时间步长确定方案制造技术

在一个实施例中，处理器包括：第一神经形态核，用于实现神经网络的多个神经单元，第一神经形态核包括：存储器，用于存储第一神经形态核的当前时间步长;以及控制器，用于跟踪从第一神经形态核接收脉冲或向第一神经形态核提供脉冲的相邻神经形态核的当前时间步长;并基于相邻神经形态核的当前时间步长控制第一神经形态核的当前时间步长。

Global and local time step determination scheme for neural networks

In one embodiment, the processor includes: a first nerve morphological nucleus, a plurality of nerve units for implementing the neural network, a first nerve morphological nucleus including a memory for storing the current time step of the first nerve morphological nucleus, and a controller for tracking the current of adjacent nerve morphological nuclei receiving pulses from the first nerve morphological nucleus or providing pulses to the first nerve morphological nucleus. The current time step of the first nerve morphological nucleus is controlled based on the current time step of the adjacent nerve morphological nucleus.

【技术实现步骤摘要】
用于神经网络的全局和本地时间步长确定方案
本公开一般涉及计算机开发领域，并且更具体地，涉及用于神经网络的全局和本地时间步长确定方案。
技术介绍
神经网络可以包括在包括通过突触连接的大的神经元集群的生物脑的结构之后松散地建模的神经单元群组。在神经网络中，神经单元经由链路连接到其它神经单元，所述链路对连接的神经单元的激活状态的其影响可能是兴奋的或抑制的。神经单元可以利用其输入的值执行功能以更新神经单元的膜电位。当超过与神经单元关联的阈值时，神经单元可将脉冲信号传播到连接的神经单元。神经网络可以被训练或以其它方式适于执行各种数据处理任务，诸如计算机视觉任务、语音识别任务、或其它适合的计算任务。附图说明图1示出了根据某些实施例的包括可以实现神经网络的片上网络（NoC）系统的处理器的框图。图2示出了根据某些实施例的神经网络的示例部分。图3A示出了根据某些实施例的神经单元的膜电位的示例进展。图3B示出了根据某些实施例的事件驱动和跳时神经网络的神经单元的膜电位的示例进展。图4A示出了根据某些实施例的积分和触发神经单元的膜电位的示例进展。图4B示出了根据某些实施例的泄漏积分和触发神经单元的膜电位的示本文档来自技高网...

【技术保护点】
1.一种处理器，包括：第一神经形态核，所述第一神经形态核用于实现神经网络的多个神经单元，所述第一神经形态核包括：存储器，所述存储器用于存储所述第一神经形态核的当前时间步长；以及控制器，所述控制器用于：跟踪相邻神经形态核的当前时间步长，所述相邻神经形态核从所述第一神经形态核接收脉冲或提供脉冲到所述第一神经形态核；以及基于所述相邻神经形态核的所述当前时间步长控制所述第一神经形态核的所述当前时间步长。

【技术特征摘要】
2017.09.29 US 15/7216531.一种处理器，包括：第一神经形态核，所述第一神经形态核用于实现神经网络的多个神经单元，所述第一神经形态核包括：存储器，所述存储器用于存储所述第一神经形态核的当前时间步长；以及控制器，所述控制器用于：跟踪相邻神经形态核的当前时间步长，所述相邻神经形态核从所述第一神经形态核接收脉冲或提供脉冲到所述第一神经形态核；以及基于所述相邻神经形态核的所述当前时间步长控制所述第一神经形态核的所述当前时间步长。2.如权利要求1所述的处理器，其中所述第一神经形态核要处理从第二神经形态核接收的脉冲，其中当由所述第一神经形态核处理所述脉冲时所述脉冲发生在比所述第一神经形态核的所述当前时间步长晚的第一时间步长中。3.如权利要求1-2中的任一项所述的处理器，其中在所述第一神经形态核的所述当前时间步长是第一时间步长的时间段期间，所述第一神经形态核要从第二神经形态核接收第一脉冲以及从第三神经形态核接收第二脉冲，其中所述第一脉冲发生在第二时间步长中并且第二输出脉冲发生在不同于所述第二时间步长的时间步长中。4.如权利要求3所述的处理器，其中在所述第一神经形态核的所述当前时间步长是所述第一时间步长的时间段期间，所述第一神经形态核要：通过访问与第一输出脉冲关联的第一突触权重并调整第一膜电位增量来处理所述第一脉冲；以及通过访问与所述第二输出脉冲关联的第二突触权重并调整第二膜电位增量来处理所述第二脉冲。5.如权利要求1-4中的任一项所述的处理器，其中如果要发送脉冲到所述第一神经形态核的第二神经形态核设置成比所述第一神经形态核的所述当前时间步长早的时间步长，则所述控制器要防止所述第一神经形态核前进到下一时间步长。6.如权利要求1-5中的任一项所述的处理器，其中如果要从所述第一神经形态核接收脉冲的第二神经形态核被设置成比所述第一神经形态核的所述当前时间步长早多于阈值数量的时间步长，则所述控制器防止所述第一神经形态核前进到下一时间步长。7.如权利要求1-6中的任一项所述的处理器，其中当所述第一神经形态核的第一的所述当前时间步长递增时，所述第一神经形态核的所述控制器要向所述相邻神经形态核发送消息，所述消息指示所述第一神经形态核的所述当前时间步长已递增。8.如权利要求1-7中的任一项所述的处理器，其中当所述第一神经形态核的第一的所述当前时间步长改变一个或多个时间步长时，所述第一神经形态核的所述控制器要发送包括所述第一神经形态核的所述当前时间步长的至少一部分的消息到所述相邻神经形态核。9.如权利要求1-8中的任一项所述的处理器，其中所述第一神经形态核包括脉冲缓冲器，所述脉冲缓冲器包括用于存储第一时间步长的脉冲的第一条目和用于存储第二时间步长的脉冲的第二条目，其中所述第一时间步长的脉冲和所述第二时间步长的脉冲要并发地被存储在缓冲器中。10.如权利要求1-9中的任一项所述的处理器，其中所述第一神经形态核包括缓冲器，所述缓冲器包括用于存储对于第一时间步长的所述多个神经单元的膜电位增量值的第一条目和用于存储对于第二时间步长的所述多个神经单元的膜电位增量值的第二条目。11.如权利要求1-10中的任一项所述的处理器，其中所述控制器要基于允许的前瞻状态的数量来控制所述第一神经形态核的所述当前时间步长，其中允许的前瞻状态的所述数量由用于存储所述允许的前瞻状态的脉冲的可用存储器的量来确定。12.如权利要求1-11中的任一项所述的处理器，还包括...

【专利技术属性】
技术研发人员：GK陈，K巴德瓦吉，R库马尔，HE苏姆布尔，P克纳格，RK克里什纳墨菲，H考尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US