基于网络更新FPGA和DSP程序的装置及方法制造方法及图纸

基于网络更新FPGA和DSP程序的装置及方法，包括现场可编程门阵列芯片和数字信号处理器芯片，现场可编程门阵列芯片配置有存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH接口连接有四通道SFP接口；数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有存储DSP更新程序的第二Flash存储器；现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，CPLD复杂可编程逻辑器件通过EMIF接口连接数字信号处理器芯片。实现使用者异地对设备产品维护和程序更新，减少专用设备依赖。

【技术实现步骤摘要】
基于网络更新FPGA和DSP程序的装置及方法
本专利技术实施例涉及一种基于网络更新FPGA和DSP程序的装置及方法，特别是涉及一种用于硬件平台上的可编程器件程序固化和更新的装置及方法。
技术介绍
可编程逻辑器件起源于20世纪70年代，是在专用集成电路(ASIC)的基础上发展起来的一种新型逻辑器件，是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级PLD时，不需额外地改变PCB电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本，因此获得了广大硬件工程师的青睐，形成了巨大的PLD产业规模。现有技术中，需用通过FPGA的仿真器和DSP的仿真器在设备现场来实现对硬件平台上的可编程器件(FPGA和DSP)进行程序固化和更新，这样对系统设备进行程序维护更新时就要求开发者必须在设备现场，且必须使用专用的仿真器，限制了测试维护人员的工作环境，且工作过程较为复杂。
技术实现思路
为此，本专利技术实施例提供一种基于网络更新FPGA和DSP程序的装置及方法，解决用户在远距离(异地)对设备中FPGA和DSP(TI多核TMS320C66XX系列)程序的更新维护以及减少对专用设备(仿真器)的依赖。为了实现上述目的，本专利技术的实施方式提供如下技术方案：基于网络更新FPGA和DSP程序的装置，包括Virtex7系列或Kintex7系列的现场可编程门阵列芯片，基于KeyStone多内核架构的数字信号处理器芯片，所述现场可编程门阵列芯片和数字信号处理器芯片之间通过SRIO串行总线接口或EMIF接口连接；所述现场可编程门阵列芯片配置有用于存储数据的QDR静态随机存取存储器和用于存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH高速串行接口连接有四通道SFP接口；所述数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有用于存储数据的DDR3存储器和用于存储DSP更新程序的第二Flash存储器；现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，所述CPLD复杂可编程逻辑器件通过EMIF接口连接所述数字信号处理器芯片。作为基于网络更新FPGA和DSP程序的装置的优选方案，所述PHY物理层芯片设有两个，一个PHY物理层芯片连接有RJ45接口，另外一个PHY物理层芯片连接有ZD连接器XP3，所述ZD连接器XP3通过PCIE接口连接所述数字信号处理器芯片。作为基于网络更新FPGA和DSP程序的装置的优选方案，还包括ZD连接器XP1和ZD连接器XP2，所述ZD连接器XP1和ZD连接器XP2分别经GTH高速串行接口连接所述现场可编程门阵列芯片。作为基于网络更新FPGA和DSP程序的装置的优选方案，还包括CPCI连接器J1和CPCI连接器J5，所述CPCI连接器J1通过标准CPCI总线对应的DC5V供电输入连接到DC-DC电源模块，所述CPCI连接器J5经GPIO接口和LVDS接口连接所述现场可编程门阵列芯片。作为基于网络更新FPGA和DSP程序的装置的优选方案，基于网络更新FPGA和DSP程序的装置通过ETH接口连接有上位机，所述上位机用于发送DSP和FPGA更新程序，通过上位机向基于网络更新FPGA和DSP程序的装置发送网络连接指令。本专利技术实施例还提供一种基于网络更新FPGA和DSP程序的方法，包括以下步骤：对数字信号处理器芯片进行初始化参数配置，分别初始化数字信号处理器芯片的对外接口及DDR3存储器接口；数字信号处理器芯片初始化完成后，数字信号处理器芯片的0核引导网络服务器服务程序，等待上位机控制指令；上位机在预设时间内发出网络连接指令后，数字信号处理器芯片的0核切换到服务程序模式，等待接收上位机下发的DSP和FPGA更新的程序；将DSP更新的程序写入数字信号处理器芯片连接的第二Flash存储器，将FPGA更新的程序写入现场可编程门阵列芯片对应的第一Flash存储器。作为基于网络更新FPGA和DSP程序的方法的优选方案，当上位机未发出网络连接指令时，则数字信号处理器芯片引导第二Flash存储器存储的程序，现场可编程门阵列芯片引导第一Flash存储器存储的程序，数字信号处理器芯片和现场可编程门阵列芯片分别运行完成FPGA和DSP程序的更新。作为基于网络更新FPGA和DSP程序的方法的优选方案，校验数据写入第一Flash存储器和第二Flash存储器是否成功，当数据写入失败时，上位机进行错误信息上报；当数据写入成功时，上位机进行状态信息上报，数字信号处理器芯片等待上位机的指令。作为基于网络更新FPGA和DSP程序的方法的优选方案，用户通过上位机软件控制硬件平台进行重新启动或者切换更新后的程序完成FPGA和DSP程序的更新。本专利技术的实施方式具有如下优点：采用Xilinx公司研制的Virtex7系列和Kintex7系列的高性能芯片，DSP采用TI公司研制生产的KeyStone多内核架构的高性能处理器，采用FPGA+DSP(TI多核TMS320C66XX系列)板卡硬件；DSP多核任务调度，设置0核完成系统启动配置，0核完成网络Server服务，上位机完成FPGA和DSP固化文件的写入；软件控制完成工作模式切换。上位机与配套设备通过网络连接，完成对硬件设备中的FPGA和DSP的程序更新，实现使用者在异地对设备产品进行维护和程序更新，减少对专用设备(仿真器)的依赖。附图说明为了更清楚地说明本专利技术的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引伸获得其它的实施附图。图1为本专利技术实施例中提供的基于网络更新FPGA和DSP程序的装置结构示意图；图2为本专利技术实施例中提供的基于网络更新FPGA和DSP程序的方法流程图；图3为本专利技术实施例中提供的基于网络更新FPGA和DSP程序的算法框图；图中：1、现场可编程门阵列芯片；2、数字信号处理器芯片；3、QDR静态随机存取存储器；4、FMC端HPC引脚；5、四通道SFP接口；6、PHY物理层芯片；7、CPLD复杂可编程逻辑器件；8、RJ45接口；9、DC-DC电源模块；10、上位机；11、DDR3存储器；12、第一Flash存储器；13、第二Flash存储器。具体实施方式以下由特定的具体实施例说明本专利技术的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本专利技术的其他优点及功效，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例涉及的英文缩写的具体含义如下：FPGA：Field－ProgrammableGateArray，现场可编程门阵列；DSP：DigitalSignalProcessing，数字信号处理；Virtex/Kintex：FP本文档来自技高网...

【技术保护点】
1.基于网络更新FPGA和DSP程序的装置，其特征在于，包括Virtex7系列或Kintex7系列的现场可编程门阵列芯片，基于KeyStone多内核架构的数字信号处理器芯片，所述现场可编程门阵列芯片和数字信号处理器芯片之间通过SRIO串行总线接口或EMIF接口连接；所述现场可编程门阵列芯片配置有用于存储数据的QDR静态随机存取存储器和用于存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH高速串行接口连接有四通道SFP接口；所述数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有用于存储数据的DDR3存储器和用于存储DSP更新程序的第二Flash存储器；现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，所述CPLD复杂可编程逻辑器件通过EMIF接口连接所述数字信号处理器芯片。

【技术特征摘要】
1.基于网络更新FPGA和DSP程序的装置，其特征在于，包括Virtex7系列或Kintex7系列的现场可编程门阵列芯片，基于KeyStone多内核架构的数字信号处理器芯片，所述现场可编程门阵列芯片和数字信号处理器芯片之间通过SRIO串行总线接口或EMIF接口连接；所述现场可编程门阵列芯片配置有用于存储数据的QDR静态随机存取存储器和用于存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH高速串行接口连接有四通道SFP接口；所述数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有用于存储数据的DDR3存储器和用于存储DSP更新程序的第二Flash存储器；现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，所述CPLD复杂可编程逻辑器件通过EMIF接口连接所述数字信号处理器芯片。2.根据权利要求1所述的基于网络更新FPGA和DSP程序的装置，其特征在于，所述PHY物理层芯片设有两个，一个PHY物理层芯片连接有RJ45接口，另外一个PHY物理层芯片连接有ZD连接器XP3，所述ZD连接器XP3通过PCIE接口连接所述数字信号处理器芯片。3.根据权利要求1所述的基于网络更新FPGA和DSP程序的装置，其特征在于，还包括ZD连接器XP1和ZD连接器XP2，所述ZD连接器XP1和ZD连接器XP2分别经GTH高速串行接口连接所述现场可编程门阵列芯片。4.根据权利要求1所述的基于网络更新FPGA和DSP程序的装置，其特征在于，还包括CPCI连接器J1和CPCI连接器J5，所述CPCI连接器J1通过标准CPCI总线对应的DC5V供电输入连接到DC-DC电源模块，所述CPCI连接器J5经GPIO接口和LVDS接口连接所述...

【专利技术属性】
技术研发人员：康宗明，景秀伟，
申请(专利权)人：北京昊海雅正科技有限公司，
类型：发明
国别省市：北京,11