三相位单轨预充电逻辑装置制造方法及图纸

本发明专利技术涉及信息安全领域、抗功耗攻击领域，为防止攻击者通过放慢时钟获得放电阶段的功耗差异，从而使得防护失效。同时该种逻辑单元可以使得单元的功耗在每个求值周期内都是相同的，消除不同输入信号下的功耗差异，使得攻击者不能通过DPA攻击获取密钥。为此，本发明专利技术采取的技术方案是，三相位单轨预充电逻辑装置，包括PMOS晶体管P1，NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4以及起到电荷存储作用的NMOS晶体管C1。本发明专利技术主要应用于集成电路设计制造场合。

Three-phase monorail pre-charging logic device

The invention relates to the field of information security and anti-power attack, in order to prevent the attacker from obtaining the power difference in the discharge stage by slowing down the clock, so as to make the protection invalid. At the same time, this logic unit can make the power consumption of the unit the same in each evaluation cycle, eliminate the power difference under different input signals, so that the attacker can not obtain the key through DPA attack. To this end, the technical scheme adopted by the present invention is a three-phase single-track pre-charging logic device, including PMOS transistor P1, NMOS transistor N1, NMOS transistor N2, NMOS transistor N3, NMOS transistor N4 and NMOS transistor C1 which plays the role of charge storage. The invention is mainly applied to the design and manufacture of integrated circuits.

【技术实现步骤摘要】
三相位单轨预充电逻辑装置
本专利技术涉及信息安全领域、抗功耗攻击领域。具体讲,涉及三相位单轨预充电逻辑装置。
技术介绍
当今社会，以智能卡(SmartCard)、USB钥匙(USBKey)等为代表的密码设备正广泛应用于电信、金融、付费电视等重要领域，成为这些应用的关键组件，因此，它们的安全至关重要。尽管密码设备的嵌入性使得攻击者无法直接获取密码芯片中的密钥信息，但由于大多数密码芯片都是由CMOS电路构成的，在这一类电路中，电路在工作时会泄露一定的功耗，电磁等侧信道信息，攻击者利用差分功耗分析(DifferentialPowerAnalysis,DPA)技术分析密钥数据与功耗信息之间的相关性，并通过数理统计的方式分析即可获得密钥。抵抗DPA攻击的基本思想是消除密码芯片工作时电流与内部数据之间的相关性。其中，由于电路级防护更加关注实现密码芯片的底层电路结构而非密码算法本身，因而更加通用。电路级防护通常通过设计新型逻辑单元来实现，其主要设计思想为双轨预充电逻辑和三阶段工作模式。利用双轨预充电逻辑实现的单元主要包括敏感放大器逻辑(SenseAmplifierBasedLogic,SABL)，行波动态差分逻辑(WaveDynamicDifferentialLogic,WDDL)，基于延时的双轨预充电逻辑DDPL(Delay-BasedDual-RailPre-chargeLogic)和基于查找表的差分逻辑LBDL(LUTBasedDifferentialLogic)；利用三阶段工作模式实现的逻辑单元有三阶段双轨预充电逻辑TDPL(Three-phaseDual-railPre-chargeLogic)和三阶段单轨预充电逻辑TSPL(Three-phaseSingle-railPre-chargeLogic)。其中TSPL采用预充电，求值，放电三阶段工作模式，避免了输出负载不匹配对单元防护性能的影响，使得逻辑单元在每一个求值周期内的功耗与输入信号没有相关性，从而有着优秀的抵抗DPA攻击的能力。虽然在每一个求值周期内，逻辑单元的内部节点都会经历一次充电和放电操作，但是由于输入信号的不同，内部节点会分别在求值阶段和放电阶段进行两次放电操作，因而当时钟被放慢后，在不同输入下的放电差异会被检测出来，因而TSPL存在防护失效的风险。参考文献1.BucciM,GiancaneL,LuzziR,etal.Three-phasedual-railpre-chargelogic[C]//InternationalConferenceonCryptographicHardwareandEmbeddedSystems.Springer-Verlag,2006:232-241.2.AkkayaNEC,ErbagciB,CarleyR,etal.ADPA-resistantself-timedthree-phasedual-railpre-chargelogicfamily[C]//IEEEInternationalSymposiumonHardwareOrientedSecurityandTrust.IEEE,2015:112-117.3.HassouneI,MaceF,FlandreD,etal.Dynamicdifferentialself-timedlogicfamiliesforrobustandlow-powersecurityICs[J].IntegrationtheVlsiJournal,2007,40(3):355-364.4.MenendezE,MaiK.Extendedabstract:Ahigh-performance,low-overhead,power-analysis-resistant,single-raillogicstyle[C]//IEEEInternationalWorkshoponHardware-OrientedSecurityandTrust.IEEE,2008:33-36。
技术实现思路
为克服现有技术的不足，本专利技术旨在提出一种适用于安全芯片的新型标准单元CS-TSPL，该种逻辑单元可以将求值阶段的放电信号存储，而在放电阶段统一泄放，防止攻击者通过放慢时钟获得放电阶段的功耗差异，从而使得防护失效。同时该种逻辑单元可以使得单元的功耗在每个求值周期内都是相同的，消除不同输入信号下的功耗差异，使得攻击者不能通过DPA攻击获取密钥。为此，本专利技术采取的技术方案是，三相位单轨预充电逻辑装置，包括PMOS晶体管P1，NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4以及起到电荷存储作用的NMOS晶体管C1；PMOS晶体管P1的源极接电源，栅极接时钟信号CLK，漏极和NMOS晶体管管N1、N4的漏极以及输出信号O公共相连接；NMOS晶体管N1栅极接输入信号I，源极接NMOS晶体管N2漏极；NMOS晶体管N2栅极接时钟信号CLK，源极与NMOS管N3漏极和NMOS管C1栅极公共连接；NMOS晶体管N3栅极接放电信号DCH、源极接地；NMOS晶体管N4栅极接放电信号DCH，源极接地；NMOS晶体管C1源极与漏极相连，二者都接地。进一步地：预充电阶段：CLK信号为低电位，DCH信号为低电位，此时PMOS管P1导通，使得输出信号O被预充电到高电位，同时由于单元的输入信号是上一级的输出，因此在CLK为低电平时信号I为高电平，此时NMOS管N1导通，使得下拉网络中的内部节点全部预充到高电位。NMOS管N2关断，使的下拉网络中的节点不会被泄放掉，同理NMOS管N3，N4关断，防止输出节点O和其余内部节点放电；求值阶段：CLK信号为高电位，DCH信号仍为低电位，此时PMOS管P1关断，防止电源对内部节点充电，NMOS管N1栅极接收输入信号I，控制N1的通断，实现INV单元的功能，当输入信号I为“1”时，下拉网络导通，输出“0”信号，而当输入信号为“0”时，下拉网络关断，输出保持高电位，NMOS管N2导通，使得下拉网络中的电荷可以泄放到电容C1上，而由于NMOS管N3关断，电容C1上的电荷会被存储下来而不会直接泄放到地上，同时NMOS管N4关断，保证输出节点O上的电荷不会被泄放掉；放电阶段：CLK信号为高电位，DCH信号为高电位，此时PMOS管P1关断，防止电源对内部节点充电，NMOS管N4导通，使得输出节点O被下拉到低电位，同时输入信号I接收上一级输出信号，所以在DCH信号为高电位时，NMOS管N1关断，同时NMOS管N2，N3导通，使存储在电容C1上的节点泄放到地上，从而实现所有内部节点的放电操作。本专利技术的特点及有益效果是：通过设计新型的标准单元，消除了逻辑单元在运算不同信号输入下的功耗差异，使得在每个周期内，单元内部节点都会有一次求值和放电操作，保证了单元的抗DPA攻击的能力。同时利用NMOS管形成的电容将求值阶段的放电电荷存储，并将其和放电阶段的放电电荷一同泄放，避免了二次放电的操作，使攻击者不能通过放慢时钟获取求值阶段的电流信息。附图说明：图1CS-TSPL逻辑INV单元电路图。图2CS-TSPL逻辑INV单元工作时序图。具体实施方式本专利技术基于三阶段单轨预充电逻辑提出了一种带有电荷本文档来自技高网...

【技术保护点】
1.一种三相位单轨预充电逻辑装置，其特征是，包括PMOS晶体管P1，NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4以及起到电荷存储作用的NMOS晶体管C1；PMOS晶体管P1的源极接电源，栅极接时钟信号CLK，漏极和NMOS晶体管管N1、N4的漏极以及输出信号O公共相连接；NMOS晶体管N1栅极接输入信号I，源极接NMOS晶体管N2漏极；NMOS晶体管N2栅极接时钟信号CLK，源极与NMOS管N3漏极和NMOS管C1栅极公共连接；NMOS晶体管N3栅极接放电信号DCH、源极接地；NMOS晶体管N4栅极接放电信号DCH，源极接地；NMOS晶体管C1源极与漏极相连，二者都接地。

【技术特征摘要】
1.一种三相位单轨预充电逻辑装置，其特征是，包括PMOS晶体管P1，NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4以及起到电荷存储作用的NMOS晶体管C1；PMOS晶体管P1的源极接电源，栅极接时钟信号CLK，漏极和NMOS晶体管管N1、N4的漏极以及输出信号O公共相连接；NMOS晶体管N1栅极接输入信号I，源极接NMOS晶体管N2漏极；NMOS晶体管N2栅极接时钟信号CLK，源极与NMOS管N3漏极和NMOS管C1栅极公共连接；NMOS晶体管N3栅极接放电信号DCH、源极接地；NMOS晶体管N4栅极接放电信号DCH，源极接地；NMOS晶体管C1源极与漏极相连，二者都接地。2.如权利要求1所述的三相位单轨预充电逻辑装置，其特征是，进一步地：预充电阶段：CLK信号为低电位，DCH信号为低电位，此时PMOS管P1导通，使得输出信号O被预充电到高电位，同时由于单元的输入信号是上一级的输出，因此在CLK为低电平时信号I为高电平，此时NMOS管N1导通，使得下拉网络中的内部节点全部预充到高电...

【专利技术属性】
技术研发人员：赵毅强，蔡里昂，叶茂，马浩诚，辛睿山，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12