一种逐次逼近式模数转换装置制造方法及图纸

本发明专利技术公开了一种逐次逼近式模数转换装置，该模数转换装置SADC包括数模转换单元DAC、比较单元COMP以及逻辑控制单元三个部分。所述逻辑控制单元中包括有多个D触发器DFF、多个两输入OR或门、一个三输入AND与门、一个两输入NAND与非门、一个INV反相器以及一个延迟单元，该延迟单元的延迟时间为5～10ns。本发明专利技术所提出的实现方案其电路架构较为简单，其所对应的版图面积也会较小，更利于开发。

A successive approximation analog-to-digital conversion device

The invention discloses a successive approximation analog-to-digital conversion device, which comprises three parts: a digital-to-analog conversion unit DAC, a comparison unit COMP and a logic control unit. The logic control unit includes multiple D flip-flops DFF, multiple two-input OR or gates, a three-input AND and gate, a two-input NAND and non-gate, an INV inverter and a delay unit with a delay time of 5-10 ns. The implementation scheme of the invention has simple circuit structure, smaller layout area corresponding to it, and is more conducive to development.

【技术实现步骤摘要】
一种逐次逼近式模数转换装置
本专利技术涉及模数转换
，尤其涉及一种逐次逼近式模数转换装置。
技术介绍
模数转换器即A/D转换器(简称ADC)，是指将模拟信号转换为数字信号的电子元件。在各类模数转换器中，逐次逼近式模数转换器SADC因为其低功耗、中等精度和高分辨率，常被应用于无线传感节点、消费类电子和生物医疗等领域。逐次逼近式模数转换器在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入模拟信号与其逐一比较，最终得到要输出的数字信号。逐次逼近式模数转换器SADC包括数模转换单元DAC、比较单元COMP以及逻辑控制单元三个部分，其中逻辑控制单元作为SADC的核心控制部件。SADC是采用逐次逼近的方式实现模数转换功能的，其通过逻辑控制在每一个SADC时钟周期内实现1-bit的转换，若需实现一个10-bits的SADC，则只需要10个SADC时钟周期就可以实现10-bits的模数转换，其逐次逼近过程如图1所示。其逻辑控制单元所要实现的功能在于：在第一个时钟周期内，通过逻辑控制单元控制DAC的输出为1/2的参考电压VREF，然后让输入电压与之作比较，若输入大于当前的DAC输出，则比较单元为高电平，反之则为低电平。之后SADC的逻辑控制单元需要将当前的比较单元的比较结果进行锁存，并在下一个时钟周期内，通过逻辑部分控制DAC的输出为3/4的参考电压VREF(若第一个时钟周期内输入电压大于1/2的参考电压VREF)或者控制DAC的输出为1/4的参考电压VREF(若第一个时钟周期内输入电压小于1/2的参考电压VREF)，然后比较输入电压与当前的DAC输出。重复上述的过程，直至最后一位。现有的逐次逼近式模数转换装置的实现方案，其电路架构较为复杂，其所对应的版图面积也较大，这已成为了急需解决的问题。
技术实现思路
本专利技术提供了一种逐次逼近式模数转换装置。本专利技术所采用的技术方案如下：一种逐次逼近式模数转换装置，该模数转换装置SADC包括数模转换单元DAC、比较单元COMP以及逻辑控制单元三个部分，其特征在于：所述比较单元的正相输入端连接共模电压，所述比较单元的反相输入端连接至数模转换单元的输出端，所述比较单元的时钟输入端连接时钟信号，所述比较单元的复位输入端与比较单元的第二输出端连接，所述比较单元的第一输出端输出比较结果，所述比较单元的第二输出端输出锁存信号；所述逻辑控制单元的时钟输入端连接时钟信号，所述逻辑控制单元的第一输入端连接至比较单元的第一输出端，所述逻辑控制单元的第二输入端连接至比较单元的第二输出端，所述逻辑控制单元的第一输出端输出采样控制信号，所述逻辑控制单元的第二输出端输出数字编码；所述数模转换单元的采样输入端连接模拟信号，所述数模转换单元的第一输入端连接至逻辑控制单元的第一输入端，所述数模转换单元的第二输入端连接至逻辑控制单元的第二输出端；其中，所述逻辑控制单元中包括有多个D触发器DFF、多个两输入OR或门、一个三输入AND与门、一个两输入NAND与非门、一个INV反相器以及一个延迟单元，该延迟单元的延迟时间为5～10ns。进一步的，所述多个D触发器DFF具体包括(2n+3)个DFF，所有这些DFF均为上升沿采样，其中DFF1<n-1:0>、DFF2<n-1:0>、DFF<2n+3>这(2n+1)个DFF是带reset复位端的，DFF<2n+1>这一个DFF是带set置位端的，DFF<2n+2>这一个DFF是同时带set和reset端的，且S的优先级大于R的优先级。进一步的，所述多个D触发器DFF的具体连接方式包括：DFF<2n+1>的S端与DFF1<n-1:0>这n个DFF的R端连在一起，并连接到所述三输入AND的输出，DFF2<n-1:0>这n个DFF的R端连在一起，并连接到SADC的使能控制ADC_EN，DFF2<n-1:0>这n个DFF的D端连在一起，并连接到比较单元的输出COMP_OUT，OR<n-1:0>这n个OR的输出则分别对应n-bits的DAC输入，同时也对应n-bits的SADC输出。进一步的，所述多个D触发器DFF的具体连接方式包括：DFF<2n+1>的CK端与DFF1<n-1:0>这n个DFF的CK端连在一起，并同时连接到SADC的时钟输入ADC_CLK，DFF<2n+1>的D端连接GND，DFF<2n+1>的Q端连接DFF1<n-1>的D端，而DFF1<n-1>的Q端连接到DFF1<n-2>的D端，同时还连接到OR<n-1>的一端，而OR<n-1>的另外一端则连接到DFF2<n-1>的Q端，DFF2<n-1>的CK端则连接到DFF1<n-1>的QN端。进一步的，所述多个D触发器DFF的具体连接方式包括：OR<n-m>的一端连在DFF1<n-m>的Q端同时与下一级DFF1的D端相连，最后一级的OR<0>的一端只连在DFF1<0>的Q端，而OR<n-m>的另外一端则连接到DFF2<n-m>的Q端，DFF2<n-m>的CK端连在DFF1<n-m>的QN端，其中m取值为2～n；DFF1<0>的QN端还与DFF<2n+2>的CK端相连，而DFF<2n+2>的R端则与NAND的输出端相连，同时与三输入AND的第一个输入端相连，DFF<2n+2>的S端则直接与ADC_EN相连，而DFF<2n+2>的D端则与VDD相连，DFF<2n+2>的Q端则直接对应EOC信号。进一步的，所述三输入AND与门的具体连接方式包括：三输入AND的第二个输入端则与DFF<2n+3>的Q端相连，而三输入AND的第三个输入端则直接与ADC_EN相连；DFF<2n+3>的D端则与VDD相连，而DFF<2n+3>的CK端则直接与ADC_START信号相连，DFF<2n+3>的R端则直接与ADC_EN相连。进一步的，所述两输入NAND与非门的具体连接方式包括：两输入的NAND的一个输入端直接与ADC_START信号相连，而另一个输入端则与INV的输出端相连；INV的输入端则与一个延迟单元的输出端相连，而该延迟单元的输入端则与ADC_START信号直接相连。本专利技术的技术方案所能获得的有益效果包括：本专利技术所提出的实现方案其电路架构较为简单，其所对应的版图面积也会较小，更利于开发。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。图1为逐次逼近过程示意图；图2为逐次逼近式模数转换装置的结构示意图；图3为逻辑控制单元的结构示意图；图本文档来自技高网...

【技术保护点】
1.一种逐次逼近式模数转换装置，该模数转换装置SADC包括数模转换单元DAC、比较单元COMP以及逻辑控制单元三个部分，其特征在于：所述比较单元的正相输入端连接共模电压，所述比较单元的反相输入端连接至数模转换单元的输出端，所述比较单元的时钟输入端连接时钟信号，所述比较单元的复位输入端与比较单元的第二输出端连接，所述比较单元的第一输出端输出比较结果，所述比较单元的第二输出端输出锁存信号；所述逻辑控制单元的时钟输入端连接时钟信号，所述逻辑控制单元的第一输入端连接至比较单元的第一输出端，所述逻辑控制单元的第二输入端连接至比较单元的第二输出端，所述逻辑控制单元的第一输出端输出采样控制信号，所述逻辑控制单元的第二输出端输出数字编码；所述数模转换单元的采样输入端连接模拟信号，所述数模转换单元的第一输入端连接至逻辑控制单元的第一输入端，所述数模转换单元的第二输入端连接至逻辑控制单元的第二输出端；其中，所述逻辑控制单元中包括有多个D触发器DFF、多个两输入OR或门、一个三输入AND与门、一个两输入NAND与非门、一个INV反相器以及一个延迟单元，该延迟单元的延迟时间为5～10ns。

【技术特征摘要】
1.一种逐次逼近式模数转换装置，该模数转换装置SADC包括数模转换单元DAC、比较单元COMP以及逻辑控制单元三个部分，其特征在于：所述比较单元的正相输入端连接共模电压，所述比较单元的反相输入端连接至数模转换单元的输出端，所述比较单元的时钟输入端连接时钟信号，所述比较单元的复位输入端与比较单元的第二输出端连接，所述比较单元的第一输出端输出比较结果，所述比较单元的第二输出端输出锁存信号；所述逻辑控制单元的时钟输入端连接时钟信号，所述逻辑控制单元的第一输入端连接至比较单元的第一输出端，所述逻辑控制单元的第二输入端连接至比较单元的第二输出端，所述逻辑控制单元的第一输出端输出采样控制信号，所述逻辑控制单元的第二输出端输出数字编码；所述数模转换单元的采样输入端连接模拟信号，所述数模转换单元的第一输入端连接至逻辑控制单元的第一输入端，所述数模转换单元的第二输入端连接至逻辑控制单元的第二输出端；其中，所述逻辑控制单元中包括有多个D触发器DFF、多个两输入OR或门、一个三输入AND与门、一个两输入NAND与非门、一个INV反相器以及一个延迟单元，该延迟单元的延迟时间为5～10ns。2.根据权利要求1所述的逐次逼近式模数转换装置，其特征在于：所述多个D触发器DFF具体包括(2n+3)个DFF，所有这些DFF均为上升沿采样，其中DFF1<n-1:0>、DFF2<n-1:0>、DFF<2n+3>这(2n+1)个DFF是带reset复位端的，DFF<2n+1>这一个DFF是带set置位端的，DFF<2n+2>这一个DFF是同时带set和reset端的，且S的优先级大于R的优先级。3.根据权利要求1所述的逐次逼近式模数转换装置，其特征在于：所述多个D触发器DFF的具体连接方式包括：DFF<2n+1>的S端与DFF1<n-1:0>这n个DFF的R端连在一起，并连接到所述三输入AND的输出，DFF2<n-1:0>这n个DFF的R端连在一起，并连接到SADC的使能控制ADC_EN，DFF2<n-1:0>这n个DFF的D端连在一起，并连接到比较单元的输出COMP_OUT，OR<n-1:0>这n个OR的输出则分别对应n-bits的DAC输入，同时也对应n-bits的SADC输出。4.根据权利要求1所述的逐次逼近式模数转换装置，其特征在于：所述多个D触发器DFF的具体连接方式包括：DFF<...

【专利技术属性】
技术研发人员：李瑞兴，黄俊钦，
申请(专利权)人：合肥松豪电子科技有限公司，
类型：发明
国别省市：安徽,34