一种高速并行采样方法技术

本发明专利技术公开了一种高速并行采样方法，包括以下步骤：S1：产生时钟信号后分别得到转换时钟信号和数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号经ADC输出至FPGA模块；S3：设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元；S5：串并转换采样数据；S6：循环S1~S5拓展到16通道，最后到64通道18bit 5MSPS的采集系统。

【技术实现步骤摘要】
一种高速并行采样方法
本专利技术涉及数据采样
，特别是涉及一种高速并行采样方法。
技术介绍
随着太赫兹技术的飞速发展，太赫兹成像得到越来越广泛的应用，相对于X成像，太赫兹成像具备发射功率小，对人体无伤害的优点，同时由于太赫兹也具备高带宽的特点，保持了X成像的高分辨率、精细成像等优点，因此在机场、高铁等安检领域以及公安系统得到越来越广泛的应用。太赫兹成像对采集系统提出了更高的要求：因为大带宽，要求采集系统具有较高采样率；又因为成像要求的大动态范围，高对比度，因此要求采集系统具备很高的采样精度（采样精度18bitENOB>=16bit）。高速采集系统作为通信、雷达以及成像等系统的核心部件，一直是国内外研究的热点与重点，之前针对通信与雷达应用的采集系统，采样精度基本集中在14到16bit，采样速率80~200MSPS；彩超等医疗成像系统，ADC采样精度基本在12bit，采样速率>10MSPS；示波器等测量设备，需要极高采样速率（带宽在500M的示波器，通常采样速率超过2.5GSPS），但是采样精度不高，通常只需要8bit。高精度采集系统18~24bit，通常在工业测量等领域，比如磅秤、流量计，因为需要很大的动态范围，通常需要24bit的分辨精度，但是由于采集的信号频率很低，通常在kHz以下，所以ADC的采样速度不高（通常在几ksps到几十ksps）。综上所述，可以看到，针对采样精度在18bit同时采样速率也较高（5MSPS）的采集系统，由于应用领域较少，进行的研究并不多。针对5V模拟信号输入，要达到EN0B>16bit，则意味着系统噪声要小于76uV，高速采集系统处理部分包含FPGA等高速数字器件，要保持如此低的噪声，对系统设计、电源处理等都提出了很高要求，同时在评估该系统时，需要提供很高信噪比的信号源。随着机场、高铁、地铁等场合的安检系统对绿色、低辐射、无伤害、不接触等特点的要求越来越迫切，太赫兹成像系统后续将大量应用（目前深圳的地铁已经采用了改系统），同时公安、武警部门对不接触（隔空）进行武器及违禁品检测的需求也很巨大。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提供一种高速并行采样方法，通过双通道采样方式拓展到16通道，最后达到64通道18bit5MSPS的采集系统，使采样系统具有较高采样率、高对比度以及高采样精度。本专利技术的目的是通过以下技术方案来实现的：一种高速并行采样方法，包括以下步骤：S1：时钟产生模块产生时钟信号后分别传输至分频单元、倍频单元，得到分频后的转换时钟信号和倍频后的数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号均传输至ADC模块转换成数字信号输出至FPGA模块；S3：在FPGA模块对应的数据接收单元内，设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据；S5：在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行串并转换；S6：循环步骤S1~S5再拓展到16通道，最后达到64通道18bit5MSPS的采集系统。所述的时钟产生模块为恒温晶振。所述的步骤S1中，时钟产生模块产生10MHz的时钟信号，分频单元将其分频为5MHz的转换时钟信号，倍频单元将其倍频为200MHz的数据时钟信号。所述的倍频单元为锁相环ADF4350倍频器。所述的分频单元为分频器SY89871。所述的ADC模块为AD7960模数转换器。所述的步骤S4中，采用XILINX的K7，在200MHz数据时钟下，通过FPGA模块的延迟链，并将可调延迟时间设定为78ps。本专利技术的有益效果是：1）拟先实现双通道采集系统，然后再拓展到16通道，最后达到64通道18bit5MSPS的采集系统，采样系统具有较高采样率、高对比度以及高采样精度。2）本系统选择自时钟模式，该自时钟模式共用一对数据时钟来同时采样两个ADC通道的数据，由CLK时钟直接采样输出数据，该模式因为不需要用到DCO时钟，在多通道ADC系统时可以大量节省FPGA的全局时钟资源，便于对后续64通道采集板做验证。附图说明图1为本专利技术设计方案原理图；图2为本专利技术双通道数据采集系统框图；图3为本专利技术回波模式图；图4为本专利技术自时钟模式图。具体实施方式下面将结合实施例，对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参阅图1-4，本专利技术提供一种技术方案：如图2所示，一种高速并行采样方法，包括以下步骤：S1：时钟产生模块产生时钟信号后分别传输至分频单元、倍频单元，得到分频后的转换时钟信号和倍频后的数据时钟信号；所述的步骤S1中，时钟产生模块产生10MHz的时钟信号，所述的时钟产生模块为恒温晶振。为满足后续ADC模块所需的时钟信号要求，所述分频单元将其分频为5MHz的转换时钟信号，所述的分频单元为分频器SY89871。所述倍频单元将其倍频为200MHz的数据时钟信号，所述的倍频单元为锁相环ADF4350倍频器。S2：将转换时钟模拟信号与数据时钟模拟信号均传输至ADC模块转换成数字信号输出至FPGA模块；所述ADC模块基于数据时钟进行数据采集，并基于转换时钟进行模数转换得到采样数据，具体的，所述的ADC模块为AD7960模数转换器，采样率为5MSPS，采样位数为18位，最大功耗为64.5mW，AD7960采用串口输出，所需参考时钟的频率为200MHz（CLK），转换时钟的频率为5MHz（CNV）。AD7960数据接口有两种模式：（1）回波模式（见图3）；（2）自时钟模式（见图4）；其中回波模式AD7960会产生一对DCO时钟给FPGA，FPGA可以在DCO时钟节拍下对AD7960的数据进行采样，可以保证建立时间与保持时间，该模式时序处理简单。本系统选择自时钟模式，该自时钟模式共用一对数据时钟来同时采样两个ADC通道的数据，由CLK时钟直接采样输出数据，该模式因为不需要用到DCO时钟，在多通道ADC系统时可以大量节省FPGA的全局时钟资源，便于对后续64通道采集板做验证。S3：在FPGA模块对应的数据接收单元内，设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送本文档来自技高网...

【技术保护点】
1.一种高速并行采样方法，其特征在于：包括以下步骤：S1：时钟产生模块产生时钟信号后分别传输至分频单元、倍频单元，得到分频后的转换时钟信号和倍频后的数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号均传输至ADC模块转换成数字信号输出至FPGA模块；S3：在FPGA模块对应的数据接收单元内，设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据；S5：在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行串并转换；S6：循环步骤S1~S5再拓展到16通道，最后达到64通道18bit 5MSPS的采集系统。

【技术特征摘要】
1.一种高速并行采样方法，其特征在于：包括以下步骤：S1：时钟产生模块产生时钟信号后分别传输至分频单元、倍频单元，得到分频后的转换时钟信号和倍频后的数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号均传输至ADC模块转换成数字信号输出至FPGA模块；S3：在FPGA模块对应的数据接收单元内，设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据；S5：在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行...

【专利技术属性】
技术研发人员：彭光辉，陶磊，赵启卫，黄丽洪，
申请(专利权)人：成都国腾实业集团有限公司，
类型：发明
国别省市：四川,51