一种节省芯片面积的布局结构及制备方法技术

本发明专利技术属于芯片布局设计技术领域，特别是涉及一种节省芯片面积的布局结构及制备方法。本发明专利技术主要是结合AIO的流程，在数字货币矿机芯片或者高性能并行计算芯片中，合理利用设计rule,改变模块形状将芯片corner面积浪费降低到最低的一种芯片布局结构。通过切除核心模块直角转角，将切除直角转角的核心模块设置于芯片角，并且切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。从而来实现芯片面积的减小。

【技术实现步骤摘要】
一种节省芯片面积的布局结构及制备方法
本专利技术属于芯片布局设计
，特别是涉及一种节省芯片面积的布局结构及制备方法。
技术介绍
在数字货币矿机芯片或者高性能并行计算芯片中，芯片面积是一项非常关键的指标，特别是采用了10nm,7nm,或者更先进工艺的设计中，一点面积的浪费都造成了芯片成本和市场竞争力的巨大损失。现有数字货币矿机芯片或高性能并行计算芯片，因为工艺先进，芯片耗电量巨大，都是采用先进的FLIPCHIP封装设计，版图io现有的布局技术方案分为两种，一种是PIO方案，就是在芯片核心区域外面放置一圈PIOpadinstance见图1，其中1-sealring；2-芯片周边IO器件区；3-芯片核心器件区域。另外一种是AREAIO方案，将AreaIOpadinstance放置在芯片核心区域见图2，1-sealring；2-芯片中间IO区域；3-芯片核心器件区域。PIO技术方案中，在芯片周边会有一圈IOinstance的放置，以三星10nm工艺的芯片为例，IOpad的宽度为150um.在芯片周边放置一圈IO,以一颗3mmx3mm的芯片为例，损失的面积为(0.15mm*3mm*4-0.15mm*0.15mm*2)/(3mm*3mm)*100％＝15％。现有的AIO技术方案中，在芯片的四个角必须有一个75umx75um的corner留给sealring.在大多数情况下，数字货币矿机芯片或者高性能并行计算芯片会有复制的大量并行计算核心，由于四个corner的存在，也会造成一定的版图面积浪费(见图3)，其中1-searlring；2-芯片中间IO区域；3-芯片核心器件区域；4-21-并行处理核心；22-23-IP模块。想要进一步节省版图面积浪费，目前现有技术中还没有更好的结构及方案。
技术实现思路
本专利技术公开了一种节省芯片面积的布局结构及制备方法，解决了现有技术中的芯片布局芯片面积过大的技术问题。具体技术方案是，本专利技术主要是结合AIO的流程，在数字货币矿机芯片或者高性能并行计算芯片中，合理利用设计rule,改变模块形状将芯片corner面积浪费降低到最低的一种芯片布局结构。至少两个核心模块分别切除一个直角转角，所述切除直角转角的核心模块的转角边长大于或等于芯片sealring拐角边长，所述切除直角转角的核心模块放置于芯片角，切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。优选的，所述被切除直角转角的核心模块为四个，四个被切除直角转角的核心模块设置与芯片的四个角，切除角相对芯片sealring拐角放置。进一步的，核心模块切除直角转角面积为75umx75um。一种节省芯片面积的布局结构的制备方法，包括以下步骤，例化核心模块、例化切除直角转角的核心模块网表、切除直角转角核心模块布局调整、电源规划、标准单元放置、时钟树综合、绕线、模块实现完成以后，通过lef和timinglib文件集成到芯片顶层，芯片顶层布局切除直角转角核心模块、规则模块核心，顶层电源规划、顶层标准单元放置、顶层时钟树综合、顶层绕线，最后全芯片signoff。有益效果，本技术方案能够最大程度的节约芯片拐角造成的面积浪费，降低芯片成本；在先进工艺制造进程中，芯片流片的成本昂贵，单片wafer上放置尽量多数量的芯片能够有效的降低最终芯片的成本和摊薄流片的费用；特别是在数字货币矿机或者高新能并行计算领域，一台机器拥有上百甚至上千颗芯片，面积的极致节省尤其重要。本方案能够作为一种大规模推广的方案广泛应用在芯片设计实现过程中。附图说明图1是传统PIO布局方式的芯片布局图。图2是传统AIO布局方式的芯片布局图。图3是一种传统高性能并行计算多核芯片布局图。图4是本实例采用的提高芯片sealring拐角利用率的芯片布局图。图5是切除直角核心模块宽度增加示意图。图6是本实例采用的芯片物理实现流程图附图1标记：101-sealring；102-芯片周边IO器件区；103-芯片核心器件区域。附图2标记：20-sealring；202-芯片中间IO区域；203-芯片核心器件区域。附图3标记：301-searlring；302-芯片中间IO区域；303-芯片核心器件区域；304-321-并行处理核心；322-323-IP模块。附图4标记：401-searlring；402-芯片中间IO区域；403-芯片核心器件区域；404-417-并行处理核心；418-421-切角处理核心模块；422-423-IP模块。具体实施方式现有的PIO技术方案中，在芯片周边会有一圈IOinstance的放置，以三星10nm工艺的芯片为例，IOpad的宽度为150um.在芯片周边放置一圈IO,以一颗3mmx3mm的芯片为例，损失的面积为(0.15mm*3mm*4-0.15mm*0.15mm*2)/(3mm*3mm)*100％＝15％。现有的AIO技术方案中，在芯片的四个角必须有一个75umx75um的corner留给sealring.在大多数情况下，数字货币矿机芯片或者高性能并行计算芯片会有复制的大量并行计算核心，由于四个corner的存在，会造成一定的版图面积浪费见图3，其中301-searlring；302-芯片中间IO区域；303-芯片核心器件区域；304-321-并行处理核心；322-323-IP模块。为可解决上述技术问题，本专利技术具体实施例如下，实施例1，本技术方案在芯片物理设计实现过程中，增加非规则形状的核心模块的实现，在两个核心模块切除掉75umx75um的拐角区域，然后再增加非规则形状的核心模块的长度或宽度，从而保证整体的非规则形状核心模块版图面积不变，然后让非规则形状核心模块和普通核心模块一样可以物理实现，然后将这两个切除掉75umx75um的拐角区域的核心模块放置于芯片的两个角，切除位置相对芯片外框的sealring放置，可以将sealring的一侧边框向内缩进至少75um，从而实现了在不改变芯片核心逻辑区域大小的情况下，可以将sealring1一侧的边框向内缩进至少75um，从而通过芯片结构布局的改变来减小芯片面积。实施例2，增加非规则形状的核心模块的实现，在三个核心模块切除掉75umx75um的拐角区域，然后再增加非规则形状的核心模块的长度或宽度，从而保证整体的非规则形状核心模块版图面积不变，然后让非规则形状核心模块和普通核心模块一样可以物理实现，然后将三个切除掉75umx75um的拐角区域的核心模块放置于芯片的三个角，切除位置相对芯片外框的sealring放置，从而实现了在不改变芯片核心逻辑区域大小的情况下，可以将sealring的两侧边框向内缩进至少75um，从而通过芯片结构布局的改变来减小芯片面积。通过切除核心模块的角并且将切除角相对芯片外框的sealring放置，然后放置在芯片角位置，从而缩小芯片面积。实施例3，增加非规则形状的核心模块的实现，在四个核心模块切除掉75umx75um的拐角区域，然后再增加非规则形状的核心模块的长度或宽度，从而保证整体的非规则形状核心模块版图面积不变，然后让非规则形状核心模块和普通核心模块一样可以物理实现，然后将四个切除掉75umx75um的拐角区域的核心模块放本文档来自技高网...

【技术保护点】
1.一种节省芯片面积的布局结构，其特征在于：至少两核心模块分别切除一个直角转角，所述切除直角转角的核心模块的转角边长大于或等于芯片sealring拐角边长，所述切除直角转角的核心模块放置于芯片角，切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。

【技术特征摘要】
1.一种节省芯片面积的布局结构，其特征在于：至少两核心模块分别切除一个直角转角，所述切除直角转角的核心模块的转角边长大于或等于芯片sealring拐角边长，所述切除直角转角的核心模块放置于芯片角，切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。2.根据权利要求1所述的节省芯片面积的布局结构，其特征在于：所述被切除直角转角的核心模块为四个，四个被切除直角转角的核心模块放置于芯片的四个角，切除角相对芯片sealring拐角放置。3.根据...

【专利技术属性】
技术研发人员：王锐，李景琼，
申请(专利权)人：广芯微电子广州股份有限公司，
类型：发明
国别省市：广东,44