使用初始高预提取预测置信度状态以节制基于处理器的系统中的下一行预提取的下一行预提取器技术方案

本发明专利技术揭示使用初始高预提取预测置信度状态以用于节制基于处理器的系统中的下一行预提取的下一行预提取器。下一行预提取器响应于读取操作将下一存储器行预提取到高速缓冲存储器中。为减少预提取误预测，节制下一行预提取器以在预提取预测置信度状态变成指示数个不正确预测的非下一行预提取状态之后中止预提取。代替将初始预提取预测置信度状态设置为在执行下一行预提取之前响应于正确预测建立的非下一行预提取状态，将初始预提取预测置信度状态设置为下一行预提取状态以允许下一行预提取。因此，下一行预提取器在要求在预提取预测置信度状态中“建立”正确预测之前开始预提取下一行。可增加CPU性能，这是因为预提取更早开始，而非等到发生正确预测。

【技术实现步骤摘要】
【国外来华专利技术】使用初始高预提取预测置信度状态以节制基于处理器的系统中的下一行预提取的下一行预提取器优先权申请本申请案主张2016年6月24日申请的标题为“使用初始高预提取预测置信度状态以节制基于处理器的系统中的下一行预提取的下一行预提取器(NEXTLINEPREFETCHERSEMPLOYINGINITIALHIGHPREFETCHPREDICTIONCONFIDENCESTATESFORTHROTTLINGNEXTLINEPREFETCHESINAPROCESSOR-BASEDSYSTEM)”的美国专利申请案第15/192,416号的优先权，所述美国专利申请案以全文引用的方式并入本文中。
本专利技术的技术大体上涉及提供于计算机系统中的高速缓冲存储器，且更具体地说，涉及将数据预提取到高速缓冲存储器中以减少高速缓存未命中。
技术介绍
中央处理单元(CPU)也被称作微处理器，其执行多个应用程序中的计算任务。典型CPU包含各自被配置成执行软件指令的一或多个处理器核心。软件指令可指示处理器核心提取来自存储器中的位置的数据作为存储器读取操作的部分，使用提取的数据执行一或多个CPU操作，并且产生结果。所述结果本文档来自技高网...

【技术保护点】
1.一种高速缓冲存储器系统，其包括：较低层级高速缓冲存储器；和下一行预提取电路，其被配置成：将预提取预测置信度状态重新设置为预提取预测置信度存储电路中的一或多个下一行预提取预测置信度指示符中的每一个中的下一行预提取状态，所述一或多个下一行预提取预测置信度指示符各自与一或多个存储器加载指令相关联并且被配置成存储指示下一行预提取状态或非下一行预提取状态的预提取预测置信度状态；和接收包括存储器读取地址的存储器加载指令；接收指示存储器的所述存储器读取地址的读取数据是否包含在所述较低层级高速缓冲存储器中的高速缓存命中/未命中指示符；和响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的所述读取数...

【技术特征摘要】
【国外来华专利技术】2016.06.24 US 15/192,4161.一种高速缓冲存储器系统，其包括：较低层级高速缓冲存储器；和下一行预提取电路，其被配置成：将预提取预测置信度状态重新设置为预提取预测置信度存储电路中的一或多个下一行预提取预测置信度指示符中的每一个中的下一行预提取状态，所述一或多个下一行预提取预测置信度指示符各自与一或多个存储器加载指令相关联并且被配置成存储指示下一行预提取状态或非下一行预提取状态的预提取预测置信度状态；和接收包括存储器读取地址的存储器加载指令；接收指示存储器的所述存储器读取地址的读取数据是否包含在所述较低层级高速缓冲存储器中的高速缓存命中/未命中指示符；和响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的所述读取数据不包含在所述较低层级高速缓冲存储器中，存取与所述预提取预测置信度存储电路中的所述存储器加载指令相关联的所述一或多个下一行预提取预测置信度指示符的下一行预提取预测置信度指示符中的预提取预测置信度状态；和响应于所述存取的预提取预测置信度状态指示下一行预提取状态，将对来自到较高层级存储器系统的所述存储器读取地址的下一预提取存储器读取地址的下一行预提取请求发到所述较低层级高速缓冲存储器。2.根据权利要求1所述的高速缓冲存储器系统，其中响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的所述读取数据包含在所述较低层级高速缓冲存储器中，所述下一行预提取电路进一步被配置成不将下一行预提取请求发到所述较高层级存储器系统。3.根据权利要求2所述的高速缓冲存储器系统，其中响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的读取数据读取数据包含在所述较低层级高速缓冲存储器中，所述下一行预提取电路进一步被配置成不存取所述预提取预测置信度存储电路。4.根据权利要求1所述的高速缓冲存储器系统，其中所述下一行预提取电路进一步被配置成从所述较高层级存储器系统接收下一行预提取反馈指示符，其指示所述较高层级存储器系统接收的下一存储器加载指令的下一存储器读取地址是否匹配所述下一预提取存储器读取地址；响应于所述下一行预提取反馈指示符指示所述下一存储器加载指令的所述下一存储器读取地址匹配所述下一预提取存储器读取地址，将与所述存储器加载指令相关联的所述下一行预提取预测置信度指示符中的所述预提取预测置信度状态重新设置为下一行预提取状态。5.根据权利要求4所述的高速缓冲存储器系统，其中所述下一行预提取电路进一步被配置成响应于所述下一行预提取反馈指示符指示所述下一存储器加载指令的所述下一存储器读取地址不匹配所述下一预提取存储器读取地址，不将与所述存储器加载指令相关联的所述下一行预提取预测置信度指示符中的所述预提取预测置信度状态重新设置为下一行预提取状态。6.根据权利要求1所述的高速缓冲存储器系统，其另外包括含有当前加载路径历史值的加载路径历史寄存器；所述下一行预提取电路被配置成通过被配置成执行以下操作来存取所述预提取预测置信度状态：将所述加载路径历史寄存器中的所述当前加载路径历史值移位到经移位加载路径历史值中；将来自所述存储器加载指令的程序计数器的指定位移位到所述加载路径历史寄存器中的所述经移位加载路径历史值中；和存取与所述预提取预测置信度存储电路中的所述经移位加载路径历史值相关联的所述下一行预提取预测置信度指示符中的所述预提取预测置信度状态。7.根据权利要求1所述的高速缓冲存储器系统，其另外包括含有加载路径历史值的加载路径历史寄存器；所述下一行预提取电路被配置成通过被配置成执行以下操作来存取所述预提取预测置信度状态：用所述存储器加载指令的程序计数器的位的至少一部分将所述加载路径历史值逐位异或运算为所述加载路径历史寄存器中的散列加载路径历史值；和存取与所述预提取预测置信度存储电路中的所述散列加载路径历史值相关联的所述下一行预提取预测置信度指示符中的所述预提取预测置信度状态。8.根据权利要求1所述的高速缓冲存储器系统，其中所述下一行预提取电路被配置成：重新设置包括预提取预测置信度计数的所述预提取预测置信度状态，所述预提取预测置信度计数指示包括一或多个下一行预提取预测置信度计数器的所述一或多个下一行预提取预测置信度指示符中的每一个中的所述下一行预提取状态；响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的所述读取数据不包含在所述较低层级高速缓冲存储器中，存取与所述预提取预测置信度存储电路中的所述存储器加载指令相关联的所述一或多个下一行预提取预测置信度计数器当中的下一行预提取预测置信度计数器中的所述预提取预测置信度计数；和响应于所述存取的预提取预测置信度计数指示下一行预提取状态，将对来自所述存储器读取地址的所述下一预提取存储器读取地址的所述下一行预提取请求发到所述较高层级存储器系统。9.根据权利要求8所述的高速缓冲存储器系统，其中所述下一行预提取电路被配置成：将所述预提取预测置信度计数重新设置为零，这指示所述一或多个下一行预提取预测置信度计数器中的每一个中的所述下一行预提取状态；响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的所述读取数据不包含在所述较低层级高速缓冲存储器中，存取与所述预提取预测置信度存储电路中的所述存储器加载指令相关联的所述下一行预提取预测置信度计数器中的所述预提取预测置信度计数；和响应于所述存取的预提取预测置信度计数不饱和，将对来自所述存储器读取地址的所述下一预提取存储器读取地址的所述下一行预提取请求发到所述较高层级存储器系统。10.根据权利要求9所述的高速缓冲存储器系统，其中响应于所述存取的预提取预测置信度计数是饱和的，所述下一行预提取电路进一步被配置成不发出对所述下一预提取存储器读取地址的所述下一行预提取请求。11.根据权利要求1所述的高速缓冲存储器系统，其中响应于所述高速缓存命中/未命中指示符指示所述存储器加载指令的所述读取数据不包含在所述较低层级高速缓冲存储器中，所述下一行预提取电路被配置成存取与所述预提取预测置信度存储电路中的所述存储器加载指令的程序计数器相关联的所述下一行预提取预测置信度指示符中的所述预提取预测置信度状态。12.根据权利要求1所述的高速缓冲存储器系统，其中所述一或多个下一行预提取预测置信度指示符包括单个下一行预提取预测置信度指示符。13.根据权利要求1所述的高速缓冲存储器系统，其另外包括所述预提取预测置信度存储电路。14.根据权利要求1所述的高速缓冲存储器系统，其中响应于所述存取的预提取预测置信度状态指示下一行预提取状态，所述下一行预提取电路被配置成将对与到所述较高层级存储器系统的所述存储器读取地址序贯的所述下一预提取存储器读取地址的所述下一行预提取请求发到所述较低层级高速缓冲存储器。15.根据权利要求1所述的高速缓冲存储器系统，其另外包括包括所述下一行预提取电路的高速缓存控制器，所述高速缓存控制器被配置成：接收包括所述存储器读取地址的所述存储器加载指令；存取所述较低层级高速缓冲存储器以确定所述存储器读取地址的所述读取数据是否包含在所述较低层级高速缓冲存储器中；和产生指示所述存储器读取地址的所述读取数据是否包含在所述较低层级高速缓冲存储器中的所述高速缓存命中/未命中指示符。16.根据权利要求1所述的高速缓冲存储器系统，其安置到集成电路IC中。17.根据权利要求1所述的高速缓冲存储器系统，其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；和机动车。18.一种高速缓冲存储器系统，其包括：用于存储较低层级高速缓存数据的装置；用于将预提取预测置信度状态重新设置为用于存储下一行预提取预测置信度指示符的装置中的一或多个下一行预提取预测置信度指示符中的每一个中的下一行预提取状态的装置，所述一或多个下一行预提取预测置信度指示符各自与一或多个存储器加载指令相关联并且包括用于存储指示下一行预提取状态或非下一行预提取状态的所述预提取预测置信度状态的装置；用于接收包括存储器读取地址的存储器加载指令的装置；用于接收指示存储器的所述存储器读取地址的读取数据是...

【专利技术属性】
技术研发人员：B·德威尔，R·M·阿勒谢赫，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US