用于高速串行数据传输的驱动器以及高速串行接口发射机制造技术

本发明专利技术公开了一种用于高速串行数据传输的驱动器结构和高速串行接口发射机，通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器，每个接口驱动器单元都可以被配置工作在当前数据Data，或Data_PRE或者Data_POST，配置方式更加灵活，可以实现任意想要的预加重系数，并且没有接口驱动器单元电路处于闲置状态，资源利用率更高。

【技术实现步骤摘要】
用于高速串行数据传输的驱动器以及高速串行接口发射机
本专利技术涉及高速模拟集成电路设计
，更具体的说是涉及一种用于高速串行数据传输的驱动器以及高速串行接口发射机。
技术介绍
在有线传输技术中，高速串行通信占据了越来越重要的地位，高速串行通信的数据速率也在不断上升。比如：在光通信模块中，28Gbps的NRZ编码传输甚至56Gbps的PAM4编码传输都已经成为业界主流。在如此高速率的串行收发数据过程中，数据驱动器和数据接收器起到了连接芯片内部信号与外部芯片封装、传输线缆、连接器等的核心作用，面对着越来越大的设计挑战。随着先进的CMOS尺寸的不断缩小，晶体管可以工作到越来越高的截止频率，基于电压模电平翻转的数据驱动器展现出了越来越大的优势，比如驱动器整体尺寸更小，更节省芯片面积，同样数据传输速率条件下功耗更低，以及更为灵活可调的信号预加重系数配置，并且还具备输出阻抗可调功能。在专利CN104333524A中提供的基于电压模驱动器结构中，预加重是通过固定数量的Data_PRE(前一个时钟节拍打出的数据)或者Data_POST(后一个时钟节拍打出的数据)作为输入数据的驱动器单元并联到输出级上，通过使能不同数量的预加重驱动器单元实现可调的预加重系数。这种方案实现的预加重系数可调范围较小。因此，如何提高预加重系数可调范围是本领域技术人员亟需解决的问题。
技术实现思路
有鉴于此，本专利技术提供了一种用于高速串行数据传输的驱动器以及高速串行接口发射机，通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器，每个接口驱动器单元都可以被配置工作在当前数据Data，或Data_PRE或者Data_POST，配置方式更加灵活，可以实现任意想要的预加重系数，并且没有接口驱动器单元电路处于闲置状态，资源利用率更高。为了实现上述目的，本专利技术采用如下技术方案：一种用于高速串行数据传输的驱动器，所述驱动器包括并联在输出差分节点TX_P和TX_N之间的2N个接口驱动器单元；每个所述接口驱动器单元包括：左单元电路和右单元电路，所述左单元电路和所述右单元电路为左右差分镜像对称结构；所述左单元电路和所述右单元电路均包括：第一MUX、第二MUX、第三MUX、第四MUX、与非门、PMOS管和NOMS管；其中，所述第一MUX的两路输入信号为VDD和GND，选通信号为控制每个接口驱动器单元的使能信号slice_en，输出信号与所述第四MUX的第二输入端相连；左单元电路中的所述第二MUX的两路输入信号为Data和Data_PRE/Data_POST，选通信号为控制预加重输入信号的使能信号tx_deemph，输出信号连接至所述第三MUX的第二输入端和所述第四MUX的第一输入端；所述第三MUX的第一输入端的输入信号为VDD，输出信号连接PMOS管的栅极；所述第四MUX的输出信号连接NMOS管的栅极；且所述第三MUX和所述第四MUX的选通信号为所述与非门的输出信号；其中，所述与非门的两路输入信号为控制每个接口驱动器单元的使能信号slice_en和控制幅度的使能信号tx-amplitude；所述左单元电路中的所述PMOS管和所述NOMS管通过电阻与第一输出差分节点TX_N相连；所述左单元电路和所述右单元电路为左右差分镜像对称结构，其中，所述右单元电路的第二MUX的两路输入信号为Data_b和Data_b_PRE/Data_b_POST；所述右单元电路的PMOS管和所述NOMS管通过电阻与第二输出差分节点TX_P相连。一种高速串行接口发射机，包括：合路器、时钟模块、第一D触发器、第二D触发器和上述的驱动器；所述时钟模块用于产生时钟信号并发送给所述合路器；所述合路器用于将P路信号转换成Data和Data_b两路差分数据；其中，Data这一路差分数据通过反相器与各个左单元电路中的第二MUX的第一输入端相连，且Data这一路数据还经过所述第一D触发器延时和反相器生成Data_PRE/Data_POST输入到各个左单元电路中的第二MUX的第二输入端；Data_b这一路差分数据通过反相器与各个右单元电路中的第二MUX的第一输入端相连；且Data_b这一路差分数据还经过所述第二D触发器延时和反相器生成Data_b_PRE/Data_b_POST输入到各个右单元电路中第二MUX的第二输入端；所述第一D触发器和所述第二D触发器的时钟控制信号均由所述时钟模块产生。优选的，所述时钟模块向所述第一D触发器和所述第二D触发器发送的时钟控制信号为Clk，其中ClK为时钟模块产生的最高频率的时钟信号。优选的，还包括：译码器模块；所述译码器模块用于将N比特的slice_en，N比特的tx_deemph和N比特的tx_amplitude分别对应生成控制位slice_en[2N-1:0]，tx_deemph[2N-1:0]，tx_amplitude[2N-1:0]，其中slice_en[2N-1:0]为2N个接口驱动器单元的使能信号，tx_deemph[2N-1:0]为控制2N个接口驱动器单元的预加重输入信号的使能信号，tx_amplitude[2N-1:0]为控制2N个接口驱动器单元的幅度的使能信号。经由上述的技术方案可知，与现有技术相比，本专利技术公开提供了用于高速串行数据传输的驱动器以及高速串行接口发射机，通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器，每个接口驱动器单元都可以被配置工作在当前数据Data，或Data_PRE或者Data_POST，配置方式更加灵活，可以实现任意想要的预加重系数，并且没有接口驱动器单元电路处于闲置状态，资源利用率更高。此外，如果想要输出更小的信号幅度以节省功耗，可以选择不使能阵列中的部分接口驱动器单元电路。而且，本专利技术提供的技术方案，还能够保证当系统配置不同的预加重系数以及配置输出可调电压为不同大小的电压幅度时，都能够保证输出的阻抗恒定不变。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术提供的高速串行接口发射机的结构示意图；图2为本专利技术提供的每个接口驱动器单元电路的结构示意图；图3为本专利技术提供的高速MUX的电路图；图4为本专利技术提供的测试10Gb/s传输速率时的发射眼图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参见附图2，本专利技术实施例公开了一种用于高速串行数据传输的驱动器，驱动器包括并联在输出差分节点TX_P和TX_N之间的2N个接口驱动器单元；每个接口驱动器单元包括：左单元电路和右单元电路，左单元电路和右单元电路为左右差分镜像对称结构；左单元电路和右单元电路均包括：第一MUX、第二MUX、第三MUX、第四MUX、与非门、PMOS管和NOMS管；其中，第一MUX的两路输入信号为VDD和GND，选本文档来自技高网...

【技术保护点】
1.一种用于高速串行数据传输的驱动器，其特征在于，所述驱动器包括并联在输出差分节点TX_P和TX_N之间的2N个接口驱动器单元；每个所述接口驱动器单元包括：左单元电路和右单元电路，所述左单元电路和所述右单元电路为左右差分镜像对称结构；所述左单元电路和所述右单元电路均包括：第一MUX、第二MUX、第三MUX、第四MUX、与非门、PMOS管和NOMS管；其中，所述第一MUX的两路输入信号为VDD和GND，选通信号为控制每个接口驱动器单元的使能信号slice_en，输出信号与所述第四MUX的第二输入端相连；左单元电路中的所述第二MUX的两路输入信号为Data和Data_PRE/Data_POST，选通信号为控制预加重输入信号的使能信号tx_deemph，输出信号连接至所述第三MUX的第二输入端和所述第四MUX的第一输入端；所述第三MUX的第一输入端的输入信号为VDD，输出信号连接PMOS管的栅极；所述第四MUX的输出信号连接NMOS管的栅极；且所述第三MUX和所述第四MUX的选通信号为所述与非门的输出信号；其中，所述与非门的两路输入信号为控制每个接口驱动器单元的使能信号slice_en和控制幅度的使能信号tx‑amplitude；所述左单元电路中的所述PMOS管和所述NOMS管通过电阻与第一输出差分节点TX_N相连；所述左单元电路和所述右单元电路为左右差分镜像对称结构，其中，所述右单元电路的第二MUX的两路输入信号为Data_b和Data_b_PRE/Data_b_POST；所述右单元电路的PMOS管和所述NOMS管通过电阻与第二输出差分节点TX_P相连。...

【技术特征摘要】
1.一种用于高速串行数据传输的驱动器，其特征在于，所述驱动器包括并联在输出差分节点TX_P和TX_N之间的2N个接口驱动器单元；每个所述接口驱动器单元包括：左单元电路和右单元电路，所述左单元电路和所述右单元电路为左右差分镜像对称结构；所述左单元电路和所述右单元电路均包括：第一MUX、第二MUX、第三MUX、第四MUX、与非门、PMOS管和NOMS管；其中，所述第一MUX的两路输入信号为VDD和GND，选通信号为控制每个接口驱动器单元的使能信号slice_en，输出信号与所述第四MUX的第二输入端相连；左单元电路中的所述第二MUX的两路输入信号为Data和Data_PRE/Data_POST，选通信号为控制预加重输入信号的使能信号tx_deemph，输出信号连接至所述第三MUX的第二输入端和所述第四MUX的第一输入端；所述第三MUX的第一输入端的输入信号为VDD，输出信号连接PMOS管的栅极；所述第四MUX的输出信号连接NMOS管的栅极；且所述第三MUX和所述第四MUX的选通信号为所述与非门的输出信号；其中，所述与非门的两路输入信号为控制每个接口驱动器单元的使能信号slice_en和控制幅度的使能信号tx-amplitude；所述左单元电路中的所述PMOS管和所述NOMS管通过电阻与第一输出差分节点TX_N相连；所述左单元电路和所述右单元电路为左右差分镜像对称结构，其中，所述右单元电路的第二MUX的两路输入信号为Data_b和Data_b_PRE/Data_b_POST；所述右单元电路的PMOS管和所述NOMS管通过电阻与第二输出差分节点TX_P相连。2.一种高速串行接口发射机，其特征在于，包括：合路器、时钟模块、...

【专利技术属性】
技术研发人员：贾海珑，王昕宇，
申请(专利权)人：上海奥令科电子科技有限公司，
类型：发明
国别省市：上海,31