一种基带控制系统技术方案

本实用新型专利技术公开了一种基带控制系统，其特征在于：包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。本实用新型专利技术的ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐，并且搭载最高采样率3Gbps双通道14bits的AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的AD9163，可实现3.2GHz0.5GHz的中频信号输出。

【技术实现步骤摘要】
一种基带控制系统
本技术涉及无线通信
，具体的说，是一种基带控制系统。
技术介绍
本技术采用一片Xilinx的ZYNQ芯片系列XC7Z100以及一片K7芯片系列的XC7K410T，其中ZYNQ芯片负责控制以及业务管理，K7芯片负责基带算法处理，ZYNQ芯片与K7芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本技术搭载最高采样率3Gbps双通道14bits的高速ADC，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速DAC，可实现3.2GHz0.5GHz的中频信号输出。
技术实现思路
本技术的目的在于提供一种基带控制系统，本技术采用一片Xilinx的ZYNQ芯片以及一片FPGA芯片，其中ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本技术搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。本技术通过下述技术方案实现：一种基带控制系统，包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。进一步地，为了更好的实现本技术，所述ZYNQ芯片包括PS侧和PL侧，所述PS侧包括BANK500端口、BANK501端口、BANK502端口，所述PL侧包括BANK0端口、HP端口、HR端口、GTX端口；所述FPGA芯片包括GTX端口、HP端口、HR端口、BANK0端口；所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接。进一步地，为了更好的实现本技术，所述AD5682与ZYNQ芯片的HR端口连接，AD6688分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接，AD9163分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接。进一步地，为了更好的实现本技术，所述QSPI和EMMC分别与ZYNQ芯片的BANK500端口连接；大小为8Gb+1Gb的所述DDR3L分为三块DDR3L，分别为两块大小为256Mb*16的DDR3L和一块大小为128Mb*16的DDR3L；两块大小为256Mb*16的所述DDR3L分别与ZYNQ芯片的BANK502端口连接，一块大小为128Mb*16的所述DDR3L与ZYNQ芯片的HP端口连接。进一步地，为了更好的实现本技术，还包括LMX2572、ADCLK944、HMC7043；所述LMX2572分别与ZYNQ芯片的HP端口和ZYNQ芯片的HR端口连接；所述ADCLK944的输入端与LMX2572连接，ADCLK944的输出端分别与HMC7043和AD9163连接；所述HMC7043分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口、ZYNQ芯片的GTX端口、FPGA芯片的GTX端口、AD6688以及AD9163连接。进一步地，为了更好的实现本技术，所述ZYNQ芯片的HP端口与FPGA芯片的HP端口连接，FPGA芯片的BANK0端口的done信号连接在ZYQN芯片的HR端口上。进一步地，为了更好的实现本技术，还包括分别与ZYNQ芯片的HR端口连接的16路数字量输入输出接口、中频模块、GPS秒脉冲接口、射频模块、指示灯、SFP光模块，以及与FPGA芯片的HR端口连接的4路数字量输入输出接口。进一步地，为了更好的实现本技术，还包括两个JTAG接口，分别与ZYNQ芯片的BANK0端口和FPGA芯片的BANK0端口连接。进一步地，为了更好的实现本技术，还包括分别接入ZYNQ芯片的BANK501端口的调试串口、TF卡接口以及千兆以太网。进一步地，为了更好的实现本技术，所述ZYNQ芯片为XC7Z100-2FFG900I，FPGA芯片为K7系列的XC7K410T-2FFG900I。工作原理：本技术采用一片Xilinx的ZYNQ芯片以及一片FPGA芯片，其中ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本技术搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。本技术与现有技术相比，具有以下优点及有益效果：（1）本技术的ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐；（2）本技术搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。附图说明图1为本系统原理框图。具体实施方式下面结合实施例对本技术作进一步地详细说明，但本技术的实施方式不限于此。实施例1：本技术通过下述技术方案实现，如图1所示，一种基带控制系统，包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。需要说明的是，通过上述改进，本技术采用一片Xilinx的ZYNQ芯片以及一片FPGA芯片，其中ZYNQ芯片负责系统的控制以及业务管理，FPGA芯片负责系统基带算法处理，ZYNQ芯片与FPGA芯片之间采用4组MGT高速串行总线进行通信，可实现最大40GSps的数据吞吐。本技术搭载最高采样率3Gbps双通道14bits的高速模数转换器AD6688，可实现中心频率800MHz、带宽1GHz的信号采样；搭载最高12GSps数据更新率的高速数模转换器AD9163，可实现3.2GHz0.5GHz的中频信号输出。所述QSPI的大小为128Mbit，QSPI执行读取ZYNQ芯片中的FSBL文件；EMMC的大小为8GB，是一种嵌入式多媒体控制器，带有多媒体卡接口、快闪存储器及主控制本文档来自技高网...

【技术保护点】
1.一种基带控制系统，其特征在于：包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。

【技术特征摘要】
1.一种基带控制系统，其特征在于：包括ZYNQ芯片、FPGA芯片、QSPI、EMMC、DDR3L、数模转换器、高速数模转换器、高速模数转换器，QSPI的大小为128Mbit，EMMC的大小为8GB，所述DDR3L的大小为8Gb+1Gb，所述数模转换器为AD5682、高速数模转换器为AD9163、高速模数转换器为AD6688；所述FPGA芯片、QSPI、EMMC、DDR3L、AD5682、AD6688、AD9163分别与ZYNQ芯片连接。2.根据权利要求1所述的一种基带控制系统，其特征在于：所述ZYNQ芯片包括PS侧和PL侧，所述PS侧包括BANK500端口、BANK501端口、BANK502端口，所述PL侧包括BANK0端口、HP端口、HR端口、GTX端口；所述FPGA芯片包括GTX端口、HP端口、HR端口、BANK0端口；所述FPGA芯片通过4组GTX高速串行总线与ZYNQ芯片的GTX端口连接。3.根据权利要求2所述的一种基带控制系统，其特征在于：所述AD5682与ZYNQ芯片的HR端口连接，AD6688分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接，AD9163分别与ZYNQ芯片的HP端口、ZYNQ芯片的HR端口以及ZYNQ芯片的GTX端口连接。4.根据权利要求2所述的一种基带控制系统，其特征在于：所述QSPI和EMMC分别与ZYNQ芯片的BANK500端口连接；大小为8Gb+1Gb的所述DDR3L分为三块DDR3L，分别为两块大小为256Mb*16的DDR3L和一块大小为128Mb*16的DDR3L；两块大小为256Mb*16的所述DDR3L分别与ZYNQ芯片的...

【专利技术属性】
技术研发人员：贾凌，罗志刚，
申请(专利权)人：成都吉纬科技有限公司，
类型：新型
国别省市：四川,51