一种基于四相双轨编码协议的异步路由器电路制造技术

本发明专利技术公开了一种基于四相双轨编码协议的异步路由器电路，包括第一级路由器、第二级路由器以及第三级路由器，并为该路由器设定了相应的通信协议。第一级路由器用于实现神经网络芯片核心模块和第二级路由器之间的连接，第二级路由器用于实现第一级路由器和第三级路由器之间的连接，第三级路由器实现第二级路由器和其他芯片之间的连接。本发明专利技术具有低功耗，高频率特点，能够直接应用于采用四相双轨编码协议的神经网络芯片中，用于扩展二维神经网络规模。

【技术实现步骤摘要】
一种基于四相双轨编码协议的异步路由器电路
本专利技术涉及一种异步工作的路由器电路领域，尤其是基于四相双轨编码协议异步路由器电路。
技术介绍
随着人工智能的快速发展，越来越多的神经网络算法被广泛运用于模式识别，语音分析，感觉处理等方面，但是这些算法需要消耗大量的硬件资源。为了使神经网络范式应用于更加有效的神经网络系统中，实现专用神经网络芯片显得格外重要。由于单个芯片中的神经元数目有限，在神经网络芯片中，路由器电路被广泛采用以实现不同神经元之间的信息传递以及神经网络扩展。传统的数字路由器电路主要为同步电路，采用全局时钟信号来控制整体电路的工作，该实现方式功耗大，并且工作频率受时钟信号的约束，除此之外，由于生物神经网络信息的处理传递为异步事件驱动，同步数字路由器电路与生物神经网络处理方式相违背。相较于同步电路，异步电路具有高生物相似性、低功耗、高频率等特点，越来越多的人工智能芯片采用异步电路实现路由器电路。
技术实现思路
为了克服上述传统同步路由器电路的不足，本专利技术提供了一种基于四相双轨编码的异步路由器电路。本专利技术所采用的技术方案是：本专利技术的基于四相双轨编码协议的异步路由器电路包括第一级路由器电路、第二级路由器电路以及第三级路由器电路，所述电路均采用四相双轨异步数字电路思想设计，并且为该路由器设计了相应的脉冲事件通信协议。所述的第一级路由器电路包括减法器模块、首部添加模块、汇入模块、分裂模块、选择过滤模块，选择分裂模块以及异步SRAM模块。首部添加模块负责为接受到的输入数据添加首部信息；汇入模块将两输入数据信号仲裁输出到单个输出通道；分裂模块将单输入通道数据分别复制输出到两个输出数据通道；选择过滤模块根据数据首部信息将数据过滤输出；选择分裂模块根据控制信号将输入数据输出到不同的输出数据通道；满足通信协议的脉冲事件数据包存储在异步SRAM模块中。首部添加模块输入与神经网络核心计算模块相连，为接受到的数据添加首部信息，输出给汇入模块1，汇入模块1将减法器模块输出与首部添加模块输出数据仲裁输出给分裂模块，分裂模块将接受到的汇入模块1输入分发输出给异步SRAM模块以及选择过滤模块，选择过滤模块输出与减法器模块相连，异步SRAM模块输出与选择分裂模块相连，选择分裂模块根据选择信号将数据信号输出给第二级路由器或汇入模块2，汇入模块2输入端与第二级路由器以及选择分裂模块相连，汇入模块2将输入结果仲裁输出给神经网络核心处理模块。第一级路由器连接在神经网络芯片核心处理块和第二级路由器之间。所述第二级路由器电路包括汇入模块，汇入数模块、选择分裂模块以及选择分裂树模块。汇入树模块是由多个汇入模块以二叉树形状进行连接所得；选择分裂树模块是由多个选择分裂模块以二叉树形状连接所得。汇入树模块输入端与四个第一级路由器输出端相连，仲裁选择一个输入进行输出传递给选择分裂模块，选择分裂模块将数据选择输出到第三级路由器或选择分裂树1模块，选择分裂树2模块负责与第三级路由器相连，这两个选择分裂树模块分别与四个汇入模块相连，用于将数据传递给不同的神经网络核心处理模块。第二级路由器连接在第一级路由器和第三级路由器之间。所述第三级路由器电路包括选择分裂模块，横向减法器模块，纵向减法器模块，汇入模块以及汇入树模块。选择分裂模块1将第二级路由器的数据选择传递给选择分裂模块2或选择分裂模块3，选择分裂模块2和3根据数据的不同分别将输入传递给相应的横向减法器模块或纵向减法器模块。选择分裂模块5接收来自南方向的神经网络中其他神经芯片传递来的数据，并选择传递给纵向减法器模块或第二级路由器。选择分裂模块6用于接收来自北方向的数据并且与选择分裂模块5连接方式相同。选择分裂模块7接收东方向的数据，并将数据选择传递给选择分裂模块8或横向减法器模块，选择分裂模块8与第二级路由器以及分裂模块9相连，选择分裂模块9输出与不同的纵向减法器模块相连。来自西方向的数据处理模块连接方式来自东方向的数据处理模块连接方式相同。与第三级路由器连接在第二级路由器和其他神经网络芯片之间。所述的汇入模块包括验证有效性电路、仲裁器电路、C单元电路、aC单元电路以及汇入核心模块电路。验证有效性电路用于检验输入的双轨数据信号的有效性并传递给仲裁器电路，仲裁器电路仲裁输出ACK1或ACK2给不同的C单元，C单元将输出使能控制信号给汇入核心处理模块，汇入核心处理模块输出控制信号选择的输入数据，并且在aC单元电路的作用下相应的ACK_L信号变为高电平，当汇入核心模块接收到高电平ACK_R，DATA_OUT双轨信号变为低电平，也就是四相双轨协议的归零状态。所述的分裂模块包括验证有效性电路、C单元电路以及分裂核心模块电路，验证有效性电路与两个C单元直接相连，分裂核心模块电路将输入数据输出给两个不同的与之相连的模块，当与分裂模块输出相连的这两个模块传递的ACK_R1和ACK_R2都变为高电平时，分裂模块双轨输出数据变为低电平。所述的选择分裂模块包括验证有效性电路、C单元电路、选择分裂核心模块电路。当选择分裂核心模块接收到DATA_IN和CONTROL信号时，根据CONTROL信号，选择分裂核心模块将输入信号输出到相应的输出通道DATA_OUT，此时ACK_L变为高电平，从而与选择分裂核心模块相连的C单元输出信号EN变为低电平，当接收到相应的ACK_R信号后，输出双轨数据变为低电平，等待输入双轨数据变为低电平，从而ACK_L变为低电平。所述的异步SRAM模块由二维SRAM单元阵列，伪SRAM单元以及译码器组成，根据输入到译码器中的地址信息，对SRAM单元阵列的不同SRAM进行相应的读写过程，由于读写过程没有全局时钟信号的控制，伪SRAM单元用于判断一次SRAM单元读写过程是否成功。与现有技术相比，本专利技术的有益效果是：本专利技术能够直接应用于采用四相双轨编码协议的神经网络芯片中，用于扩展二维神经网络规模，并且由于本专利技术采用异步电路方式进行设计，相比较同步电路，异步电路具有低功耗、高频率等特点。附图说明图1为本专利技术整体路由器体系结构。图2位本专利技术脉冲事件通信协议。图3为本专利技术第一级路由器结构。图4为本专利技术第二级路由器结构。图5为本专利技术第三级路由器结构。图6为本专利技术汇入模块电路结构。图7为本专利技术分裂模块电路结构。图8为本专利技术选择分裂模块电路结构。图9为本专利技术异步SRAM模块结构。具体实施方式下面结合附图及具体实施例对本专利技术作进一步详细说明。如图1所示，本专利技术路由器结构含有4个第一级路由器、1个第二级路由器以及1个第三级路由器。第三级路由器接收传递的脉冲事件数据包遵守图2所示的脉冲事件通信协议，该数据包含有16位信息：1-bit水平方向位、2-bit水平方向位移位、1-bit垂直方向位、2-bit垂直方向位移位、2-bit核心计算模块ID位以及8-bit标签位。水平方向位用于决定在二维神经网络中脉冲事件数据包的水平传递方向，当水平方向位移位不为0时，若水平方向位为0，则向西方向传递，若水平方向位为1，则向东方向传递；垂直方向位用于决定垂直传递方向，当垂直方向位移位不为0时，若垂直方向位为0，则向南方向传递，否则向北方向传递。本专利技术路由器电路先对数据包进行水平方向的传递，再进行垂直方向的传递。水平方向位移位用于确定水平方向传本文档来自技高网...

【技术保护点】
1.一种基于四相双轨编码协议的异步路由器电路，其特征在于包括第二级路由器、第三级路由器以及四个第一级路由器；第三级路由器接收传递的脉冲事件数据包；该数据包由第三级路由器交由第二级路由器处理；第二级路由器根据核心计算模块ID确定将该数据包发送给对应的第一级路由器，第一级路由器将该数据传递给神经网络芯片核心块处理。

【技术特征摘要】
1.一种基于四相双轨编码协议的异步路由器电路，其特征在于包括第二级路由器、第三级路由器以及四个第一级路由器；第三级路由器接收传递的脉冲事件数据包；该数据包由第三级路由器交由第二级路由器处理；第二级路由器根据核心计算模块ID确定将该数据包发送给对应的第一级路由器，第一级路由器将该数据传递给神经网络芯片核心块处理。2.根据权利要求1所述的基于四相双轨编码协议的异步路由器电路，其特征在于所述的数据包含有16位信息：1-bit水平方向位、2-bit水平方向位移位、1-bit垂直方向位、2-bit垂直方向位移位、2-bit核心计算模块位以及8-bit标签位；其中，水平方向位用于决定在二维神经网络中脉冲事件数据包的水平传递方向，当水平方向位移位不为0时，若水平方向位为0，则向西方向传递，若水平方向位为1，则向东方向传递；垂直方向位用于决定垂直传递方向，当垂直方向位移位不为0时，若垂直方向位为0，则向南方向传递，否则向北方向传递。3.根据权利要求1所述的基于四相双轨编码协议的异步路由器电路，其特征在于所述的第一级路由器包括首部添加模块、汇入模块1、减法器模块、分裂模块、选择过滤模块、SRAM模块、选择分裂模块和汇入模块2；第一级路由器接收到来自核心处理块输入后，首部添加模块将首部信息添加到的核心计算模块输入的头部并传输给汇入模块1，若此时汇入模块1同时接收到首部添加模块和减法器模块传来的数据，汇入模块1仲裁选择一个输入数据进行输出，分裂模块将输入数据分别传递给选择过滤模块和SRAM模块，选择过滤模块根据输入数据的首部进行判断传递，若首部信息非0，则将输入数据传递给减法器模块，否则直接将该数据丢弃，SRAM模块将输入数据作为地址信息从相应的SRAM单元中取出脉冲事件数据包传递给选择分裂模块，若选择分裂模块接收到的脉冲事件数据包中的水平方向位移位和垂直方向位移位均为0，则将该数据包传递给汇入模块2，汇入模块2仲裁输出来自第二级路由器和选择分裂模块的数据。4.根据权利要求1所述的基于四相双轨编码协议的异步路由器电路，其特征在于所述所述第二级路由器电路包括汇入模块，汇入数模块、选择分裂模块以及选择分裂树模块；汇入树模块是由多个汇入模块以二叉树形状进行连接所得；选择分裂树模块是由多个选择分裂模块以二叉树形状连接所得；汇入树模块输入端与四个第一级路由器输出端相连，仲裁选择一个输入进行输出传递给选择分裂模块，选择分裂模块将数据选择输出到第三级路由器或选择分裂树1模块，选择分裂树2模块负责与第三级路由器相连，这两个选择分裂树模块分别与四个汇入模块相连，用于将数据传递给不同的神经网络核心处理模块；第二级路由器连接在第一级路由器和第三级路由器之间。5.根据权利要求1所述的基于四相双轨编码协议的异步路由器电路，其特征在于所述第三级路由器电路包括若干个选择分裂模块、横向减法器模块、纵向减法器模块、汇入模块以及汇入树模块；选择分裂模块1将第...

【专利技术属性】
技术研发人员：朱晓雷，罗冲，应曌中，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江,33