一种器件测试结构自动化布局布线方法技术

本发明专利技术提供了一种多个晶体管模块单元测试结构的自动化布局布线方法，其中所述的引入参数的晶体管模块单元，是由若干个晶体管组成测试结构。所述自动化方法，智能地将被测试晶体管与所对应的衬垫相连接完成布局布线。所述自动化方法，大规模地降低了新工艺下晶体管测试电路与测试结构的实现复杂度，缩短了完成时间，并提高了可靠度。

【技术实现步骤摘要】
一种器件测试结构自动化布局布线方法
本专利技术涉及模拟集成电路设计后端，尤其是关于器件测试结构的自动布局布线。
技术介绍
集成电路设计包括前端设计和后端设计两个阶段，前端设计负责逻辑实现，通常是使用Verilog/VHDL之类语言，进行行为级的描述。后端设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDS文件的过程，其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络晶圆厂并提交生产数据。所谓GDS文件，是一种图形化的文件，是集成电路版图的一种格式。随着混合信号设计复杂性的日趋增加，开发工艺设计工具包（PDK，ProcessDesignKit）并建立验证参考流程对于降低昂贵的设计反复所带来的市场风险是非常重要的。一般来说，晶圆厂会根据工艺技术的要求定制PDK的设计组件，每个工艺都会有一套对应的PDK。PDK是为模拟/混合信号IC电路设计而提供的完整工艺文件集合，是连接IC设计和IC工艺制造的数据平台。PDK的内容包括：器件模型（DeviceModel）；符号和视图（Symbols&View）；组件描述格式（CDF，ComponentDescriptionFormat）和Callback函数；参数化单元（Pcell，ParameterizedCell）；技术文件（TechnologyFile）；物理验证规则（PVRule）文件等。其中参数化单元（Pcell）中的参数指的就是CDF参数，它们的组合能够实现用户定制的所有功能，是PDK的核心部分。实际上，PDK的库就是指所有参数化单元的合集。总之，如果拥有了经过验证的参数化单元结构、符号及规则等优化集合的PDK，IC设计人员的工作就能从繁琐易错的任务中解脱出来而变得高质量且富有效率。在传统版图单元库中，只存在MOS晶体管基本单元，版图绘制人员在绘制匹配MOS晶体管时，先调用带参数的MOS晶体管，然后再根据所需测量的MOS晶体管尺寸参数，对每个MOS晶体管的版图单元进行参数设置，接着根据匹配的原则进行布局布线。整个过程从添加MOS晶体管，对它们进行参数设置，在版图中的位置布局，到布线连到衬垫，各个环节都由绘制人员手工完成。若MOS晶体管数量十分庞大或尺寸有所变化，则改动操作非常繁琐，而且还容易在不经意中发生错误。
技术实现思路
本专利技术提供了一种多个晶体管模块单元测试结构的自动化布局布线方法，以调入所需测量晶体管的数据并生成版图，减小版图的面积，提高绘制测试结构版图的效率，改善结构的稳定性。根据本专利技术的实施例，提供一种多个晶体管模块单元测试结构的自动化布局布线方法，包含有：若干个被测晶体管和衬垫及它们之间的金属连线。可选的，所述晶体管模块单元的数量，自动生成MOS晶体管并按纵向排列。可选的，所述晶体管模块单元的栅长、栅宽及叉指数，根据实际版图允许面积，按适当的间隔左对齐排列。可选的，所述测试结构的布局方法：衬垫在版图左侧纵向排列，其间距符合工艺最小尺寸或被测MOS晶体管宽度。可选的，所述测试结构的布局方法：衬垫成上下对称排列，中间为对应栅和衬底的衬垫，上下对称排列对应源和漏的衬垫。可选的，所述测试结构的布线方法：无论被测MOS晶体管参数如何，各个部分的栅、源、漏都合并引出，对外看来一个MOS晶体管只有四个输出。可选的，所述测试结构的布线方法：一个被测MOS晶体管对应一组源和漏的衬垫，该晶体管的所有源区统一连到它所对应的源衬垫，而所有漏区统一连到它所对应的漏衬垫。所有被测MOS晶体管对应一组栅和衬底的衬垫，所有晶体管的栅统一连到唯一的栅衬垫，而所有衬底统一连到唯一的衬底衬垫。故N个晶体管对应N个源衬垫、N个漏衬垫、1个栅衬垫和1个衬底衬垫。附图说明图1为按参数生成MOS晶体管参数化模块单元结构示意图；图2为布置完衬垫后上下对称布局结构示意图；图3为多个晶体管模块单元测试结构的自动化布局布线完成示意图。具体实施方式以下结合附图表和具体实施例来进一步说明本专利技术，本实施例仅用于阐释基本原理，并非用于限定本专利技术，本专利技术的范围应以权利要求所限定的范围为准。阅读了下文对于附图表所示实施例的详细描述之后，本专利技术对所属
的技术人员而言将显而易见。如表1所示，本专利技术的实施例含有4个被测MOS晶体管。MOS管数量栅宽W栅长L叉指数Finger1W1L112W1L213W3L114W1L12表1被测MOS晶体管数量参数表将4个被测MOS晶体管的参数导入后成为参数化模块单元生成版图，如图1所示，1号MOS管101为标准参数W1，L1及1个叉指数（Finger）；2号MOS管102的栅宽和叉指数为标准参数W1、1，而栅长较长为L2；3号MOS管103的栅长和叉指数为标准参数L1、1，而栅宽较宽为W3；4号MOS管104的栅宽和栅长为标准参数W1、L1，而叉指数较多为2。所以根据本专利技术权利所述的要求生成版图时将4个MOS晶体管纵向左对齐排列，并且由于其上下对称的结构将101,102分为一组放在版图上半部分，103,104分为一组放在版图下半部分，中间留空为之后将要布局的栅和衬底衬垫留下位置。实际应用中被测MOS晶体管数量不定，可能远多于4个，而各个管子的参数也是不尽相同。但参数化模块单元生成版图的原则不变：MOS晶体管纵向左对齐排列，按数量的一半分别置于版图上下半侧，中间留空。图2所示为添加衬垫（PAD）后的布局结构，根据本专利技术权利所述的要求衬垫在版图左侧纵向上下对称排列，对称中心为共用栅（G）所对应的衬垫205和共用衬底（Sub）所对应的衬垫206。一般情况下，衬底之间的间距满足工艺最小尺寸，如衬垫201,202和衬垫207,208之间的间距。而在衬垫对应的MOS晶体管栅长较大102或者有多叉指数104时，可相应放宽衬垫之间的距离已满足布局布线需求，如衬垫203,204和衬垫209,210之间的间距。实际应用中被测衬垫数量不定，可能远多于10个。（式1）：衬垫数量=被测MOS晶体管数量*2+2而各个衬垫之间的间距也是不尽相同。但衬垫布局的原则不变：衬垫位于版图左侧纵向排列，按中间的G，Sub所对应衬垫上下对称布局。图3所示为布完线后的MOS晶体管测试版图结构，对于多叉指数以外的被测MOS晶体管104，源和漏由金属线301,302直接连到左侧与其对应的衬垫，栅和衬底由全局栅总线303和衬底总线304统一连接到唯一的栅衬垫和衬底衬垫上，这样节省了版图面积，同时也方便布线管理。而对于多叉指数的MOS晶体管104来说，复数的栅、源和漏先要通过金属305,306,307连接起来，形成一个整体，根据本专利技术权利所述的要求对外看来一个晶体管只有四个输出，然后布线方式和其他标准晶体管一样进行连接。通过本专利技术多个晶体管模块单元测试结构的自动化布局布线，新工艺的MOS管测量版图仅需输入如表1所示的参数表即可自动生成，减小了版图的面积，提高绘制测试结构版图的效率，改善结构的稳定性，减少了人力成本，缩短了测试周期。本专利技术专利不仅局限于上述具体实施方式，本领域的一般技术人员根据本专利技术公开的内容，可以采用其他多种具体实施方式实施本专利技术。因此，凡是采用本专利技术的设计结构和思路，做一些简单的变化或更改的本文档来自技高网...

【技术保护点】
1.一种晶体管参数化模块单元，由若干个晶体管组成，其特征在于，所述模块单元提供控制晶体管个数的参数，修改所述的参数，可以调整晶体管的个数，内部将自动做出相应调整，将晶体管按纵向的方向排列。

【技术特征摘要】
1.一种晶体管参数化模块单元，由若干个晶体管组成，其特征在于，所述模块单元提供控制晶体管个数的参数，修改所述的参数，可以调整晶体管的个数，内部将自动做出相应调整，将晶体管按纵向的方向排列。2.如权利要求1所述的模块单元，其特征在于，所述模块单元提供控制晶体管栅长（L）、栅宽（W）及叉指数（Finger）的参数，修改所述的参数，可以调整晶体管的尺寸，内部将自动做出相应调整，仍然保持匹配连接关系，且各个晶体管之间左对齐方式排列，在栅长较大时衬垫之间的间距会随之而改变。3.如权利要求1所述的模块单元，其特征在于，所述模块单元中每个晶体管引出n条金属线，供模块单元与外部电路连接；其中金属线包括衬底引出金属线（1条）；栅引出金属线（数量为该晶体管的叉指数）；源引出金属线（数量为该晶体管的叉指数）；漏引出金属线（数量为该晶体管的叉指数减一）。4.一种测试结构的布局方法，其特征在于，如权利要求1所述的模块单元中所有晶体管均将栅横向放置，源和漏分部在其上下；晶体管之间纵向排列，且均按栅的最左侧对齐，作为测试结构的基本摆放方式。5.如权...

【专利技术属性】
技术研发人员：陆宇，
申请(专利权)人：上海卓弘微系统科技有限公司，
类型：发明
国别省市：上海,31