一种基于DSP的快速动态配置FPGA的装置及方法制造方法及图纸

本发明专利技术提供了一种基于DSP的快速动态配置FPGA的装置及方法，属于通信技术领域。所述装置包括过VPX总线连接的多个板卡，任一板卡上包括DSP处理器、CPLD芯片以及FPGA芯片，其中，DSP处理器通过以太网接口连接上位机，CPLD芯片的一端通过EMIF接口连接所述DSP处理器，CPLD芯片的另一端通过SPI接口连接FPGA芯片。所述方法包括对FPGA芯片的配置文件首先通过所述上位机经DSP处理器传送给CPLD芯片，再由所述CPLD芯片将并行传输的FPGA配置文件转换为从串配置的SPI时序，并通过SPI接口发送给所述FPGA芯片。通过该发明专利技术可以在不开箱的情况下对多板卡FPGA进行动态在线配置，具有较好的灵活性。

【技术实现步骤摘要】
一种基于DSP的快速动态配置FPGA的装置及方法
本专利技术属于通信
，具体涉及一种基于DSP的快速动态配置FPGA的装置及方法。
技术介绍
现场可编程逻辑门阵列(FPGA)以其高灵活性、丰富的逻辑和I/O资源在电子、通信领域应用越来越广泛。目前主流的FPGA基本都基于SRAM工艺，掉电后FPGA会失去所有逻辑关系，所以一般都配备一个EEPROM芯片用于存放FPGA的配置数据，每次上电后对FPGA重新进行加载。这种加载方式不仅增加了系统成本，而且使系统灵活度大打折扣，配置过程中容易因环境因素导致配置失败。随着通信系统的复杂化和功能多样化,很多系统需要在不同时刻实现不同的功能。例如，需要在不开机箱的情况下实现FPGA程序快速的加载，这在现场进行程序的升级和生产调试中显得尤为重要。
技术实现思路
针对上述问题，本专利技术提供一种基于DSP/CPU快速动态配置FPGA的装置方法，可在不开机箱的情况下对平台上多块FPGA进行动态配置，具有较好的灵活性和可靠性。本专利技术首先提供了一种基于DSP的快速动态配置FPGA的装置，包括通过VPX总线连接的多个板卡，其中，任一板卡上包括DSP处理器、CPLD芯片以及FPGA芯片，其中，DSP处理器通过以太网接口连接上位机，CPLD芯片的一端通过EMIF接口连接所述DSP处理器，CPLD芯片的另一端通过SPI接口连接FPGA芯片；对FPGA芯片的配置文件首先通过所述上位机经DSP处理器传送给CPLD芯片，再由所述CPLD芯片将并行传输的FPGA配置文件转换为从串配置的SPI时序，并通过SPI接口发送给所述FPGA芯片。优选的是，所述CPLD芯片进一步包括：EMIF配置数据接收模块，用于接收所述DSP处理器发送来的FPGA配置文件，该FPGA配置文件通过并行模式传输；FPGA配置模块，用于接收所述EMIF配置数据接收模块发来的FPGA配置文件，并转换为对FPGA进行从串配置的SPI时序。优选的是，所述FPGA配置模块还包括：检测及反馈单元，用于检测所述FPGA配置是否完成，并告知所述EMIF配置数据接收模块，由所述FPGA配置模块从新接收所述EMIF配置数据接收模块发来的并行数据并处理。本专利技术另一方面提供了一种基于DSP的快速动态配置FPGA的方法，主要包括：步骤一、系统上电及硬件初始化；步骤二、上位机向DSP处理器传输FPGA配置文件；步骤三、DSP处理器通过EMIF接口将所述FPGA配置文件传送给CPLD芯片；步骤四、由CPLD芯片将接收到的FPGA配置文件转换为从串配置的SPI时序；步骤五、由CPLD芯片将FPGA配置文件写入待配置的FPGA芯片中。优选的是，所述步骤二执行之前，上位机先行向DSP处理器传输所述FPGA配置文件的长度及片选信号，并在步骤二执行之后根据所述长度信息对所述FPGA配置文件进行验证，并根据所述片选信号，确定之后待配置FPGA芯片的选取。优选的是，所述步骤四进一步包括：步骤41、接收由DSP处理器以并行模式发送过来的FPGA配置文件；步骤42、按照对FPGA进行从串配置的SPI时序将该并行模式传输的数据转换为串行模式传输的数据。优选的是，所述步骤五还包括：步骤51、判断是否完成将FPGA配置文件写入待配置的FPGA芯片；步骤52、若未完成写入操作，则返回步骤四。本专利技术的优点主要体现在：1)节约系统成本、降低功耗、减小系统体积对于对成本和体积敏感的系统非常适用；2)适用于某些对安全性要求较高的领域，FPGA的程序文件必须进行加密保存，上电解密后动态加载；3)由于可以在系统不开机箱的情况下实现快速的程序加载，应用灵活，在现场进行程序的升级和生产调试中显得尤为重要。4)不开箱的情况下对多板卡FPGA进行动态在线配置，具有较好的灵活性，在需要动态改变FPGA配置的软件无线电平台等应用场合具有较好的应用前景。附图说明图1为按照本专利技术基于DSP/CPU快速动态配置FPGA的装置的一优选实施例的装置连接示意图。图2为按照本专利技术图1所示实施例的CPLD芯片结构示意图。图3为按照本专利技术基于DSP/CPU快速动态配置FPGA的方法的一优选实施例的流程图。图4为按照本专利技术图1所示实施例的CPLD芯片与FPGA芯片连接示意图。具体实施方式为使本专利技术实施的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本专利技术，而不能理解为对本专利技术的限制。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。下面结合附图对本专利技术的实施例进行详细说明。为解决在不开机箱的情况下实现FPGA程序快速的加载，本专利技术提供一种基于DSP/CPU快速动态配置FPGA的装置及方法，下面结合附图对本专利技术的具体实施方式做详细说明。首先参考图1，本专利技术提供了一种基于DSP/CPU快速动态配置FPGA的装置，该装置包括通过VPX总线连接的多个板卡，其中，任一板卡上包括DSP处理器、CPLD芯片以及FPGA芯片，其中，DSP处理器通过以太网接口连接上位机，CPLD芯片的一端通过EMIF接口连接所述DSP处理器，CPLD芯片的另一端通过SPI接口连接FPGA芯片。VPX主控板作为平台的管理控制中心，采用DSP/CPU作为核心处理器，负责对各功能板的FPGA进行动态配置。主控板采用Flash存储各板卡临时的配置数据，并可通过串口和以太网口与平台外部的PC机相连。如需升级配置数据，可从外部PC机通过以太网进行下载。主控板与各功能板(板卡)通过VPX总线形成星型互连，数据传输协议采用较易实现的SPI总线协议。由于CPLD具有接口实现容易、断电不丢失配置数据等特点，因此各功能板采用CPLD实现SPI接口电路以及对FPGA进行动态配置的控制逻辑。需要说明的是，通常情况下，对任一板卡来说，其上设置有一个DSP处理器、一个CPLD芯片以及多个FPGA芯片，但是对该FPGA芯片的配置却是通过其他辅助装置来写入的，具有连接繁琐等缺陷，为此，本专利技术通过对上述各模块连接关系重新设定，以到达不通过其他辅助装置即可完成配置文件(例如bin文件)的写入的目的。经过上述连接，对FPGA芯片的配置文件首先通过所述上位机经DSP处理器传送给CPLD芯片，再由所述CPLD芯片将并行传输的FPGA配置文件转换为从串配置的SPI时序，并通过SPI接口发送给所述FPGA芯片。如图2所示，所述CPLD芯片进一步包括EMIF配置数据接收模块及FPGA配置模块，其中，EMIF配置数据接收模块，用于接收所述DSP处理器发送来的FPGA配置文件，该FPGA配置文件通过并行模式传输；FPGA配置模块，用于接收所述EMIF配置数据接收模块发来的FPGA配置文件，并转换为对FPGA进行从串配置的SPI时序，FPGA配置模块在实现对FPGA进行从串配置的SPI时序后，将配置文件写入待配置的FPGA中。另一方面，上述FPGA配置模块还包括：检测及反馈单元，用于检测所述本文档来自技高网...

【技术保护点】
1.一种基于DSP的快速动态配置FPGA的装置，其特征在于，包括通过VPX总线连接的多个板卡，其中，任一板卡上包括DSP处理器、CPLD芯片以及FPGA芯片，其中，DSP处理器通过以太网接口连接上位机，CPLD芯片的一端通过EMIF接口连接所述DSP处理器，CPLD芯片的另一端通过SPI接口连接FPGA芯片；对FPGA芯片的配置文件首先通过所述上位机经DSP处理器传送给CPLD芯片，再由所述CPLD芯片将并行传输的FPGA配置文件转换为从串配置的SPI时序，并通过SPI接口发送给所述FPGA芯片。

【技术特征摘要】
1.一种基于DSP的快速动态配置FPGA的装置，其特征在于，包括通过VPX总线连接的多个板卡，其中，任一板卡上包括DSP处理器、CPLD芯片以及FPGA芯片，其中，DSP处理器通过以太网接口连接上位机，CPLD芯片的一端通过EMIF接口连接所述DSP处理器，CPLD芯片的另一端通过SPI接口连接FPGA芯片；对FPGA芯片的配置文件首先通过所述上位机经DSP处理器传送给CPLD芯片，再由所述CPLD芯片将并行传输的FPGA配置文件转换为从串配置的SPI时序，并通过SPI接口发送给所述FPGA芯片。2.如权利要求1所述的基于DSP的快速动态配置FPGA的装置，其特征在于，所述CPLD芯片进一步包括：EMIF配置数据接收模块，用于接收所述DSP处理器发送来的FPGA配置文件，该FPGA配置文件通过并行模式传输；FPGA配置模块，用于接收所述EMIF配置数据接收模块发来的FPGA配置文件，并转换为对FPGA进行从串配置的SPI时序。3.如权利要求2所述的基于DSP的快速动态配置FPGA的装置，其特征在于，所述FPGA配置模块还包括：检测及反馈单元，用于检测所述FPGA配置是否完成，并告知所述EMIF配置数据接收模块，由所述FPGA配置模块从新接收所述EMIF配置数据接收模块发来的并行数据并处...

【专利技术属性】
技术研发人员：檀毛琴，刘琳，张宗亮，
申请(专利权)人：中国航空工业集团公司雷华电子技术研究所，
类型：发明
国别省市：江苏,32