噪声检测器制造技术

本揭露实施例涉及一种噪声检测电路。该噪声检测电路包含：第一晶体管，其经配置以接收时钟信号的经延迟版本；第二晶体管，其经配置以接收参考时钟信号的经延迟版本；和锁存电路，其在第一节点处耦合到所述第一晶体管且在第二节点处耦合到所述第二晶体管，且经配置以基于所述时钟信号和所述参考时钟信号的转变边缘之间的时序差是否超出预定义的时序偏移阈值而分别锁存所述第一节点和所述第二节点处的电压电平的逻辑状态。

【技术实现步骤摘要】
噪声检测器
本专利技术实施例涉及新颖的抖动噪声检测器。
技术介绍
在电子和/或电信应用中，抖动为从假定周期性信号的真实周期性的时间偏差。抖动的各种原因当中为与其它周期性或非周期性信号的电磁干扰(EMI)和串扰。这抖动典型地被认为是电路、设备或系统中的噪声效应。抖动通常引起相应电路、设备或系统的各种问题，例如引起显示监测器颤动、不利地影响台式计算机或服务器的处理器的执行如最初所要的操作的能力、诱发音频信号的咔嗒声或其它非所要效应、在网络设备之间传输的数据的损耗等。因此，需要一种技术以准确且快速地检测电路、设备或系统中的抖动的存在。
技术实现思路
根据本专利技术的一实施例，一种噪声检测电路包括：第一晶体管，其经配置以接收时钟信号的经延迟版本；第二晶体管，其经配置以接收参考时钟信号的经延迟版本；和锁存电路，其在第一节点处耦合到所述第一晶体管且在第二节点处耦合到所述第二晶体管，且经配置以基于所述时钟信号和所述参考时钟信号的转变边缘之间的时序差是否超出预定义的时序偏移阈值而分别锁存所述第一节点和所述第二节点处的电压电平的逻辑状态。根据本专利技术的一实施例，一种噪声检测电路包括：第一晶体管，其经配置以接收时钟信号的经延迟版本；第二晶体管，其经配置以接收参考时钟信号的经延迟版本；锁存电路，其在第一节点处耦合到所述第一晶体管且在第二节点处耦合到所述第二晶体管，且经配置以基于所述时钟信号和所述参考时钟信号的转变边缘之间的时序差是否超出预定义时序偏移阈值而分别锁存所述第一节点和所述第二节点处的电压电平的逻辑状态；和多个电容器，其耦合于所述第一节点与所述第二节点之间。根据本专利技术的一实施例，一种方法包括：接收时钟信号和参考时钟信号，其中所述时钟信号的至少转变边缘从所述参考时钟信号的转变边缘偏离开时序差；延迟所述时钟信号和所述参考时钟信号；分别由第一晶体管和一第二晶体管接收所述经延迟时钟信号和所述经延迟参考时钟信号以便在不同时刻开始对所述第一晶体管和所述第二晶体管的漏极处的电压电平放电或充电；和当所述时序差大于预定义时序偏移阈值时，锁存所述第一晶体管和所述第二晶体管的漏极处的所述电压电平的相应逻辑状态。附图说明当结合附图阅读时，从以下详细描述最佳地理解本揭露实施例内容的方面。应注意，各种特征未必按比例绘制。事实上，出于论述清楚起见，可任意地增加或减小各种特征的尺寸。图1说明根据一些实施例的p型抖动检测(pJD)电路的示范性电路图。图2A说明根据一些实施例的图1的pJD电路的调谐电路的示范性电路图。图2B说明根据一些实施例的图1的pJD电路的调谐电路的另一示范性电路图。图3说明根据一些实施例的用以操作图1的pJD电路的多个信号的示范性波形。图4说明根据一些实施例的用以操作图1的pJD电路的方法的示范性流程图。图5说明根据一些实施例的n型抖动检测(nJD)电路的示范性电路图。图6说明根据一些实施例的用以操作图5的nJD电路的多个信号的示范性波形。图7说明根据一些实施例的用以操作图5的nJD电路的方法的示范性流程图。具体实施方式以下揭露内容描述用于实施主题的不同特征的各种示范性实施例。下文描述组件和布置的特定实例以简化本揭露实施例。当然，这些仅为实例且不希望为限制性的。举例来说，应理解，当元件被称作“连接到”或“耦合到”另一元件时，所述元件可直接连接到或耦合到另一元件，或可存在一或多个插入元件。本揭露实施例提供一种抖动检测电路的各种实施例，所述抖动检测电路可准确地检测时钟信号中抖动的存在。更特定来说，在一些实施例中，所揭露抖动检测电路通过使用p型或n型抖动检测电路来比较时钟信号和参考时钟信号的相应转变边缘(例如，上升边缘、下降边缘等)以便以实时方式确定抖动是否存在于时钟信号中。此外，在一些实施例中，p型和n型抖动检测电路各自包含调谐电路，所述调谐电路允许相应p型和n型抖动检测电路调谐相应抖动检测灵敏度。在一些实施例中，此抖动检测灵敏度可被称作可检测到的抖动的最小量化量，例如，时钟信号与参考时钟信号之间的上升边缘或下降边缘的最小时序偏移窗。图1说明根据一些实施例的p型抖动检测电路(本文中为“pJD电路”)100的示范性电路图。如上文所提及，pJD电路100经配置以比较时钟信号(例如，101)与参考时钟信号(例如，103)之间的相应转变边缘，以便确定时钟信号101是否含有超出预定义阈值(例如，预定义时序偏移窗Tos，其在下文关于图3将进一步详细地论述)的抖动。如果是，那么pJD电路100可输出处于高逻辑状态(下文中“高”)的信号105。另一方面，如果未检测到抖动或时钟信号101中的抖动并未超出预定义阈值，那么pJD电路100可输出处于低逻辑状态(下文中“低”)的信号105。在一些实施例中，pJD电路100经配置以比较时钟信号101与参考时钟信号103的相应“上升”边缘。时钟信号101可由时钟产生电路，例如集成于更大系统电路(例如，系统单芯片(SoC)电路、专用集成电路(ASIC)等)中的相位锁定回路(PLL)电路，产生。参考时钟信号103可由通常被认为是相对可靠的时钟产生源的外部晶体电路提供，因此使得参考时钟信号103为可靠参考信号。在一些其它实施例中，参考时钟103可通过使时钟信号101延迟预定义时段来提供，或从另一低噪声PLL甚至芯片外器具提供。提供时钟信号101的时钟产生电路可经配置以提供一或多个同步或非同步功能性到更大系统电路。因此，通过将所揭露的pJD电路100耦合到此更大系统电路，时钟信号101可以实时方式被准确地监测，其将在下文关于图3予以进一步描述。仍参看图1，在一些实施例中，pJD电路100包含第一延迟电路110，第二延迟电路112，逻辑门114，晶体管116、118、120、122、124、126、128和130，反相器132和134，逻辑门136和调谐电路138。在一些实施例中，第一延迟电路110和第二延迟电路112可各自包含多个串联耦合的缓冲器、反相器或类似者(图中未示)。第一延迟电路110经配置以接收时钟信号101且提供时钟信号的经延迟版本，例如101'，且第二延迟电路112经配置以接收参考时钟信号103且提供参考时钟信号的经延迟版本，例如103'。在一些实施例中，pJD电路100的逻辑门114可包含NAND逻辑门，其经配置以对时钟信号101和参考时钟信号103执行NAND逻辑功能以便基于时钟信号101和参考时钟信号103的逻辑状态的NAND运算的结果而提供控制信号114'。在一些实施例中，晶体管116、124、126、128和130可各自由n型金属氧化物半导体(NMOS)场效晶体管(FET)实施，且晶体管118、120和122可各自由p型金属氧化物半导体(PMOS)场效晶体管(FET)实施。然而，应注意，晶体管116到130可各自实施为各种类型的晶体管(例如，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT)等)中的任一个，同时保持在本揭露实施例的范围内。更明确地说，晶体管116和118通常在相应漏极和源极处耦合到第一供电电压107(例如，Vdd)，且由控制信号114'门控。晶体管120通过其相应源极耦合到晶体管116'的源极，且由经延迟时钟信号101'门控。类似地，晶体管122通过其相应源极耦合到晶体管本文档来自技高网...

【技术保护点】
1.一种噪声检测电路，其包括：第一晶体管，其经配置以接收时钟信号的经延迟版本；第二晶体管，其经配置以接收参考时钟信号的经延迟版本；以及锁存电路，其在第一节点处耦合到所述第一晶体管且在第二节点处耦合到所述第二晶体管，且经配置以基于所述时钟信号和所述参考时钟信号的转变边缘之间的时序差是否超出预定义的时序偏移阈值而分别锁存所述第一节点和所述第二节点处的电压电平的逻辑状态。

【技术特征摘要】
2017.06.27 US 62/525,656;2018.04.03 US 15/944,2171.一种噪声检测电路，其包括：第一晶体管，其经配置以接收时钟信号的经延迟版本；第二晶体...

【专利技术属性】
技术研发人员：黃天建，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71