雷达硬件加速器制造技术

在所描述实例中，一种雷达硬件加速器HWA(125)包含快速傅里叶变换FFT引擎，所述FFT引擎包含预处理块(211)，所述预处理块(211)用于提供干扰缓解、有限脉冲响应FIR滤波和/或用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC(120)缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器(130)。窗口操作加FFT块(经窗口操作FFT块)(212)用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本。后处理块(213)用于运算所述傅里叶变换样本的幅度且执行数据压缩操作以用于产生经后处理雷达数据。所述处理块(211)、窗式FFT块(212)和后处理块(213)连接在一个流式传输序列数据路径中。

【技术实现步骤摘要】
【国外来华专利技术】雷达硬件加速器
专利技术涉及用于雷达系统的硬件加速器。
技术介绍
雷达在许多应用中用于检测目标对象，例如飞机、军事目标、车辆和行人。雷达可用于与机动车辆相关联的数个应用，例如用于自适应巡航控制、碰撞警告、盲点警告、变道辅助、停车辅助和后方碰撞警告。脉冲雷达或调频连续波(FMCW)雷达常规地用于这类应用。在雷达系统中，本地振荡器(LO)产生传输信号。压控振荡器(VCO)将电压变化转换成对应的频率变化。传输信号被放大且由一或多个传输单元传输。在FMCW雷达中，传输信号的频率随着时间推移线性地变化。此传输信号被称作斜坡信号或线性调频脉冲信号。一或多个障碍物散射(或反射)由FMCW雷达系统中的一或多个接收单元接收到的传输信号。基带信号是从混合器获得，混合器混合所传输的LO信号与接收到的散射信号，所述散射信号被称为中频(IF)信号。IF信号是由包含放大器和抗混叠滤波器的调节电路调节的信号，由模/数转换器(ADC)取样，且接着由处理器(例如，微处理器)处理以估计提供散射的一或多个附近障碍物的距离和速度。经数字化IF信号的快速傅里叶变换(FFT)中的每一峰值对应于一对象。IF信号的频率与障碍物的范围(距离)成比例。77GHz汽车雷达是快速发展的细分市场，其具有多种现有和新兴的应用。举例来说，所传输的线性调频脉冲信号的频率可经控制以在约100微秒的时段内以恒定线性斜坡率从77GHz增大到81GHz。FMCW调制是优选的雷达选项，这是由于它具有各种优点，包含较大RF扫描带宽(从而实现高范围分辨率)，同时使IF/ADC带宽保持较小，并且相比于脉冲雷达，所需峰值功率消耗较低。通常使用雷达微控制器单元(MCU)来执行用于FMCW雷达系统(例如用于高级驾驶辅助系统(ADAS))的信号处理。雷达MCU大体上包含FFT硬件加速器以及用于对象检测和跟踪的锁定步进安全中央处理单元(CPU)。FMCW雷达信号处理涉及产生所谓的三(3)个维度，包含第一维度(范围)FFT、第二维度(多普勒)FFT和第三维度到达角估计处理(波束成形)的运算。使用快速(锯齿)FMCW雷达波形的优点在于，其可提供由雷达照明的对象的二维范围速度视图，且另外，可通过使用采用数字波束成形的多个TX/RX天线来获得到达角。
技术实现思路
在所描述实例中，雷达硬件加速器(HWA)包含快速傅里叶变换(FFT)引擎，所述FFT引擎包含预处理块，所述预处理块用于提供干扰缓解、有限脉冲响应(FIR)滤波中的至少一个，且用预编程复数标量或来自内部查找表(LUT)的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器。窗口操作加FFT块(窗式FFT块)用于用窗口向量乘以经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本。后处理块用于运算傅里叶变换样本的幅度且执行数据压缩操作以用于产生经后处理雷达数据。处理块、窗式FFT块和后处理块连接在一个流式传输序列数据路径中，这减少了时延。附图说明图1是根据实例实施例的包含用于雷达信号处理的HWA的雷达系统部分的框图表示。图2展示根据实例实施例的包含一个实例HWA实施方案中所展示的实例HWA的雷达子系统，所述HWA由总线介接到展示为微处理器的处理器。具体实施方式在图式中，相似参考标号用于指定类似或等效元件。一些所说明的动作或事件可与其它动作或事件以不同次序和/或同时发生。此外，实施根据本说明书的方法可能不需要一些所说明的动作或事件。并且，如本文中所使用的术语“耦合到”或“与……耦合”(等等)在未进一步定义的情况下，描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，那么连接可通过其中在路径中仅存在寄生效应的直接电连接，或通过经由包含其它装置和连接的中间项的间接电连接。对于间接耦合，中间项一般不会修改信号的信息，但是可能会调整它的电流电平、电压电平和/或功率电平。用于FMCW雷达信号处理的常规硬件加速器(HWA)架构有数个问题。这类问题包含时延、测序数据进出HWA缺少灵活性，并且由HWA执行的雷达信号处理取决于处理器干预。所描述的HWA解决了这些问题，其包含为客户实现高性能和灵活性的数个独特特征，并且支持将一些频繁使用的雷达信号处理运算从处理器卸载到HWA。图1是包含HWA125的实例雷达系统部分100的框图表示，HWA125提供用于包含执行多个FFT计算或运算的雷达信号处理的FFT引擎。图2展示包含一个实例HWA实施方案中所展示的实例HWA125'的实例雷达子系统200，HWA125'由总线145介接到展示为微处理器(μP)135'的处理器。这些FFT运算包括获得上文所描述的三(3)个维度，包含第一维度(范围)FFT、第二维度(多普勒)FFT和第三维度到达角估计处理(波束成形)的运算。HWA125在图1中且HWA125'在图2中展示为具有核心运算单元，其包含在一个流式传输序列数据路径中连接在一起的预处理块211、窗式FFT块212和后处理块213。HWA125实现了用于FMCW雷达接收器中的频繁使用的信号处理运算的紧凑(即，小面积)实施方案。预处理块211、窗式FFT块212和后处理块213中的每一个包含图1中展示的独立启用(EN)电路，所述独立EN电路用以提供对预处理块211、窗式FFT块212和后处理块213的任何组合进行启用/绕过(停用)的独立多路复用控制。这提供了更大的灵活性，同时链接了使客户能够使用HWA125来实施多种处理步骤的多个加速器操作。块中的每一个(下文在图2中所描述的预处理块211、窗式FFT块212、后处理块213以及任选的恒虚警率(CFAR)引擎220和CFAR检测器222)的完整配置(包含启用/停用)由μp135编程为图2中展示的参数集配置集配置存储器235，并且图2中展示的状态机240接着按照参数集配置存储器235的经编程内容配置每一块。雷达系统部分100执行获得对象的三维图像的信号处理步骤涉及使用窗式FFT块212对来自对应于每一所传输线性调频脉冲的ADC缓冲器120的数据样本上的第一维度(范围)FFT进行运算。接着是跨越线性调频脉冲执行的第二维度(多普勒)FFT，其中相比于第一维度FFT，范围FFT样本以颠倒的次序馈送到窗式FFT块212中。到达角估计还涉及由窗式FFT块212在输入处以又一颠倒顺序进行FFT运算。HWA125还具有后处理块213，后处理块213用于任选地运算从窗式FFT块212所提供的FFT操作获得的雷达图像的幅度或对数幅度。另外且任选地，跨越多个天线的雷达图像的幅度或对数幅度的总和可通过在后处理块213的输出处经由FFT引擎210获得的跨越天线的对应样本并仅保留FFT引擎输出的第一样本来获得。这利用了FFT运算的第一输出表示样本的总和这一事实。因此，为了运算跨越4个天线的总和，将针对跨越天线的每4个对应样本运算4点FFT。所描述的后处理适用于准备用于对象检测的FFT数据。对象检测可通过任选地使用CFAR检测算法(参见图2中的CFAR引擎220)来完成。雷达系统部分100通常在至少提供半导体表面的单个半导体(例如，硅)芯片上，所述半导体芯片在图1中展示为衬底105。衬底105的一个实本文档来自技高网...

【技术保护点】
1.一种雷达硬件加速器HWA，其包括：快速傅里叶变换FFT引擎，其包含：预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器；窗口操作加FFT块(窗式FFT块)，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；以及后处理块，其用于运算所述傅里叶变换样本的幅度；其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。

【技术特征摘要】
【国外来华专利技术】2016.06.16 US 15/184,7151.一种雷达硬件加速器HWA，其包括：快速傅里叶变换FFT引擎，其包含：预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器；窗口操作加FFT块(窗式FFT块)，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；以及后处理块，其用于运算所述傅里叶变换样本的幅度；其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。2.根据权利要求1所述的HWA，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。3.根据权利要求1所述的HWA，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。4.根据权利要求1所述的HWA，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。5.根据权利要求1所述的HWA，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。6.根据权利要求2所述的HWA，其中所述CFAR检测路径与所述FFT引擎共享共享存储器和逻辑中的至少一个。7.一种雷达子系统，其包括：分离加速器本地存储器，其包含用于存储雷达数据样本流的ADC输入缓冲器(ADC缓冲器)和输出缓冲器，雷达硬件加速器HWA，其耦合到所述ADC缓冲器以接收所述雷达数据样本流且处理所述雷达数据样本流，所述HWA包含：快速傅里叶变换FFT引擎，其包含：预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以所述雷达数据样本流以产生经预处理样本；窗口操作加FFT块(窗式FFT块)，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；以及后处理块，其用于运算所述傅里叶变换样本的幅度以产生经后处理雷达数据；其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中，且其中所述后处理块的输出耦合到所述输出缓冲器的输入以用于将所述经后处理雷达数据传递到所述输出缓冲器；以及参数集配置存储器，其耦合到状态机，所述参数集配置存储器和所述状态机均由总线耦合到所述FFT引擎，以对参数集测序以执行链接的一系列操作以及所述加速器本地存储器与外部存储器之间的数据传递，从而控制所述预处理块、所述窗式FFT块和所述后处理块。8.根据权利要求7所述的雷达子系统，其中所述状态机是基于参数集的状态机，其中所述参数集是可编程的，所述参数集用于配置所述HWA以执行某一组所述操作，且其中执行所述参数集的顺序被定义。9.根据权利要求8所述的雷达子系统，其中所述雷达子系统被配置成使用2D存储器变址，其中所述参数集中的每一个对所述雷达数据样本流中的多个雷达数据样本流执行所述操作中的一个特定操作，所述雷达数据样本流包含第一雷达数据样本流和后续的第二雷达数据样本流，且其中所述雷达数据样本流中的每一个的后续样本之间的间隔、所述第一雷达数据样本流的初始样本与所述第二雷达数据样本流的初始样本之间的间隔以及用于所述操作中的每一个的所述雷达数据样本流的数目能够经由所述参数集配置。10.根据权利要求7所述的雷达子系统，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述C...

【专利技术属性】
技术研发人员：桑迪普·拉奥，卡西克·拉马苏布拉马尼安，I·普拉萨潘，R·加内桑，潘卡伊·古普塔，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US