一种多次可编程(MTP)存储单元结构及其制作方法技术

本发明专利技术揭示了一种多次可编程(MTP)存储单元结构及其制备方法，包括栅极层(1)、衬底层(4)和位于栅极层(1)与衬底层(4)之间的浮栅层(5)，在栅极层(1)与浮栅层(5)之间、以及浮栅层(5)与衬底层(4)之间分别设有氧化层(3)，其特征在于：所述浮栅层(5)分成若干块子浮栅层(7)，且相邻两块子浮栅层(7)之间填充有绝缘介质(8)。本发明专利技术旨在增强多次可编程(MTP)存储单元的可靠性，减小老化对浮栅器件的影响，提升器件的使用寿命。

【技术实现步骤摘要】
一种多次可编程(MTP)存储单元结构及其制作方法
本专利技术涉及集成电路芯片领域，更具体涉及一种多次可编程(MTP)存储单元结构及其制作方法。
技术介绍
随着半导体技术的发展，人们越来越多的采用半导体芯片存储数据；尤其是在微型中央处理器(MCU)中，更是会大量使用易于集成的存储单元。根据存储类型的不同，我们可以将这些存储单元分为一次性可编程(OTP)、多次可编程(MTP)、闪存(Flash)等。OTP存储可以进行一次性数据编写，之后程式将被固化，其价格低廉，适合有定制需求的低成本应用场合；Flash存储可以反复擦写，灵活性很强，但成本较高，适合对价格不敏感的场合或用于开发；MTP存储则介于二者之间，成本较低，可以多次编写，适合于有多次定制需求的客户反复使用。MTP存储虽然兼具OTP和Flash二者的优点，但也存在一些缺点。现在广泛采用的一种MTP存储结构如图3所示。这是一个浮栅结构的MTP存储单元，包括栅极层1、浮栅层5、衬底层4，这三层之间有氧化层3填充隔离，使得电子6不能随意在三层之间迁移；不同的存储单元由绝缘层2隔开。栅极层1负责控制浮栅层5中存储电荷的多少。当栅极层1接正电时，衬底层4中带负电的电子6会受到栅极层1的吸引从而向上迁移，一部分的电子6会因此进入浮栅层5。当栅极层1不再接正电时，这部分电子6会被存储在浮栅层5中。浮栅层5中存储电子6的多少，与栅极层1通电电压、通电时长相关。通过改变栅极层1的通电电压、通电时长，就能够调整浮栅层5中的电荷量，从而表征不同的数值。随着上下电的次数的增多，氧化层3会出现越来越多的缺陷，这些缺陷会在上下电时俘获迁移的电子6，从而导致存储的电子6数与理想值出现偏离；同时，通过研究发现，随着器件的使用，并非整个浮栅层5都会一起老化，而是局部慢慢老化，随着浮栅层5的老化，浮栅层5存储的电子6也会有一定概率的泄漏，导致存储数据错误。因此为了解决上述问题，需要提出一种新的技术方案。
技术实现思路
本专利技术的目的在于针对现有技术中的上述缺陷，提供一种新的多次可编程(MTP)存储单元结构及其制作方法，该结构能够减少浮栅层老化对存储数据的影响，从而提高器件的可靠性，延长器件使用寿命。为实现上述专利技术目的，本专利技术采用了如下技术方案：一种多次可编程存储单元结构，包括栅极层、衬底层和位于栅极层与衬底层之间的浮栅层，在栅极层与浮栅层之间、以及浮栅层与衬底层之间分别设有氧化层，其特征在于：所述浮栅层分成若干块子浮栅层，且相邻两块子浮栅层之间填充有绝缘介质；所述栅极层、浮栅层和氧化层两侧设置有绝缘层。所述栅极层、浮栅层和氧化层的两侧分别设置有绝缘层。所述绝缘介质是氮化硅。所述栅极层分成若干块子栅极层。所述子栅极层与所述子浮栅层在数量与位置上均一一对应。所述的多次可编程(MTP)存储单元结构的制作方法，包括如下步骤：1)、生长衬底层，平整表面，做好单元间隔离；2)、在衬底层上生长氧化层，然后在氧化层上制作多块状子浮栅层，并且在相邻两块子浮栅层之间填充绝缘介质，再次生长氧化层覆盖子浮栅层；3)、在位于浮栅层上方的氧化层上方制作多块状子栅极层，子栅极层与子浮栅层在数量和位置上均一一对应。4)、在栅极层、浮栅层和氧化层的两侧分别填充绝缘介质，制作绝缘层，实现单元间隔离。相比于现有技术，本专利技术的优点在于：将浮栅层分成多块区域的子浮栅层，当一块子浮栅层出现老化问题导致电子泄露时，将这块子浮栅层标记，避开该区域存储电子，电子将被存储于其他尚未老化的子浮栅层内，则浮栅层的局部老化将不会再导致整个浮栅层失效，而将栅极层分成多块区域的子栅极层，则可以分区域控制子浮栅层，从而保证了器件的可靠性，提高了器件的使用寿命。附图说明图1是对应于本专利技术较佳实施例的多次可编程存储单元结构的示意图。图2是图1中子浮栅层的结构示意图。图3是一种现有广泛采用的MTP存储结构示意图。具体实施方式以下结合较佳实施例及其附图对本专利技术技术方案作进一步非限制性的详细说明。图1是对应于本专利技术较佳实施例的基于新浮栅结构的存储单元结构示意图，包括栅极层1、衬底层4和位于栅极层1与衬底层4之间的浮栅层5，在栅极层1与浮栅层5之间、以及浮栅层5与衬底层4之间分别设有氧化层3，在栅极层1、浮栅层5和氧化层3的两侧分别设置有绝缘层2，所述浮栅层5分成若干块子浮栅层7，且相邻两块子浮栅层7之间填充有绝缘介质8，所述栅极层1分成若干块子栅极层9，所述子栅极层9与所述子浮栅层7在数量与位置上均一一对应。图2是对应于本专利技术较佳实施例的新的浮栅层结构示意图，与传统设计相比，本专利技术将浮栅层分成多块区域的子浮栅层7，相邻两块子浮栅层7之间填充有绝缘介质8；栅极层也分成若干块子栅极层9，所述子栅极层9与子浮栅层7在数量与位置上一一对应，子栅极层9可以控制对应位置的子浮栅层7。当子栅极层9接正电压时，衬底层4中带负电的电子6会受到子栅极层9的吸引从而向上迁移，一部分的电子6会因此进入对应的子浮栅层7中，当子栅极层9不再接正电时，这部分电子6会被存储在子浮栅层7中。子浮栅层7中存储电子6的多少，与子栅极层9的通电电压、通电时长相关，通过改变子栅极层9的通电电压、通电时长，就能够调整子浮栅层7中的电荷量，从而表征不同的数值。定时检测存储电荷，当存储值与标准值产生偏差时，标记并放弃当前子浮栅层7，通过子栅极层9将电子6存储在尚未老化的区域，浮栅层7的局部老化将不会再导致整个浮栅层7失效，从而保证了器件的可靠性，提高了器件的使用寿命。相较于制作一整层浮栅层，新结构将浮栅层分成两排三列共6块子浮栅层7，相邻两块子浮栅层7之间用绝缘介质8隔离，这样使得迁移的电子6被存储在每块独立的子浮栅层7中。当一块区域的子浮栅层7出现老化导致存储电子泄漏后，这块区域的子浮栅层7会被标记并不再被用于存储电子，电子将被存储于其它尚未老化的区域内。上述一种多次可编程(MTP)存储单元结构的制作方法，具体包括以下步骤：1)、生长衬底层4，平整表面，做好单元间隔离；2)、在衬底层4上生长氧化层3，然后在氧化层3上制作多块状子浮栅层7，并且在相邻两块子浮栅层7之间填充绝缘介质8，再次生长氧化层3覆盖子浮栅层7；3)、在位于子浮栅层7上方的氧化层3上方制作多块状子栅极层9，子栅极层9与子浮栅层7在数量和位置上均一一对应。4)、在栅极层1、浮栅层5和氧化层3的两侧分别填充绝缘介质，制作绝缘层2，实现单元间隔离。在多次可编程(MTP)存储单元结构的器件使用中，调制子栅极层9电压，将电荷存储在子浮栅层7中，定时检测存储电荷，当存储值与标准值产生偏差时，放弃当前区域，将电荷存储至另一子浮栅层7区域。需要指出的是，上述较佳实施例仅为说明本专利技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本专利技术的内容并据以实施，并不能以此限制本专利技术的保护范围。凡根据本专利技术精神实质所作的等效变化或修饰，都应涵盖在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种多次可编程存储单元结构，包括栅极层(1)、衬底层(4)和位于栅极层(1)与衬底层(4)之间的浮栅层(5)，在栅极层(1)与浮栅层(5)之间、以及浮栅层(5)与衬底层(4)之间分别设有氧化层(3)，其特征在于：所述浮栅层(5)分成若干块子浮栅层(7)，且相邻两块子浮栅层(7)之间填充有绝缘介质(8)。

【技术特征摘要】
1.一种多次可编程存储单元结构，包括栅极层(1)、衬底层(4)和位于栅极层(1)与衬底层(4)之间的浮栅层(5)，在栅极层(1)与浮栅层(5)之间、以及浮栅层(5)与衬底层(4)之间分别设有氧化层(3)，其特征在于：所述浮栅层(5)分成若干块子浮栅层(7)，且相邻两块子浮栅层(7)之间填充有绝缘介质(8)。2.根据权利要求1所述多次可编程存储单元结构，其特征在于：所述栅极层(1)、浮栅层(5)和氧化层(3)的两侧分别设置有绝缘层(2)。3.根据权利要求1所述多次可编程存储单元结构，其特征在于：：所述绝缘介质(8)是氮化硅。4.根据权利要求1所述多次可编程存储单元结构，其特征在于：所述栅极层(1)分成若干块子栅极层(9)。5.根据权利要求4所述多次可编程存储单元结构，其特征在于：...

【专利技术属性】
技术研发人员：朱明皓，李瑞钢，
申请(专利权)人：智瑞佳苏州半导体科技有限公司，
类型：发明
国别省市：江苏,32