一种PRACH基带信号的IDFT实现结构及实现方法技术

本发明专利技术公开了一种PRACH基带信号的IDFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址。本发明专利技术充分利用其输入信号存在大量零值的特点，简化信号生成过程中IDFT的计算，进而简化整个信号生成过程。

【技术实现步骤摘要】
一种PRACH基带信号的IDFT实现结构及实现方法
本专利技术涉及通信领域，尤其涉及一种PRACH(PhysicalRandomAccessChannel，物理随机接入信道)基带信号的IDFT(InverseDiscreteFourierTransform，离散傅里叶逆变换)实现结构及实现方法。
技术介绍
LTE协议中，PRACH信道上时间连续的随机接入信号s(t)由下式定义：其中t表示时间，0≤t＜TSEQ+TCP，TSEQ、TCP取值与前导格式有关，见表1。k0表示PRACH占用的RB起始位置，k表示占用带宽内的RB索引，K表示随机接入前导与上行数据之间的子载波间隔差别，βPRACH表示PRACH信号发射功率系数，n表示ZC序列索引，TCP表示循环前缀长度，fRA表示随机接入子载波间隔，表示资源块中随机接入前导的频域位置，NZC表示ZC序列长度，其取值与前导格式有关，其取值见表2。表1随机接入前导参数表2随机接入参数ZC序列定义如下：xu,v(n)＝xu((n+Cv)modNZC)(2)Cv是计算前导时的时域偏移量，为与v有关的一个变量，此处将其看做是一个独立的变量，取值范围为0≤Cv≤NZC-1。基带信号离散形式在公式(1)中，省略βPRACH，并设采样时间为Ts＝1/30.72MHz，将t＝iTs代入s(t)中，有其中TCP＝NCPTs。格式0--3将ΔfRA＝1250代入公式(2)中并省去Ts有其中公式(6)为一DFT变换。格式4将ΔfRA＝7500代入公式(2)中并省去Ts有，其中公式(8)为一DFT变换。由公式(5)和公式(7)可知，该离散信号基带信号分为DFT变换、IDFT变换、载波搬移以及添加CP等过程，其生成流程如图1所示。图1中，对于格式0--3，M＝839，N＝24576，完成PRACH基带信号生成需要一个839点的DFT变换和一个24576点的IDFT变换。对于格式4，M＝139，N＝4096，完成PRACH基带信号生成需要一个139点的DFT变换和一个4096点的IDFT变换。DFT/IDFT变换是很复杂的运算，直接使用公式变换时复数乘法运算量与点数平方成正比，因此对于上述点数的DFT/IDFT变换尤其是格式0--3时的DFT/IDFT变换不宜直接计算，使用DFT/IDFT变换快速算法库利图基(cooley-tukey)算法可以大大降低DFT/IDFT变换的计算量，但库利图基(cooley-tukey)算法是一般信号DFT/IDFT变换的快速算法，若在生成PRACH信道的基带信号时直接使用该算法，则没有充分利用ZC序列的特殊性；而且DFT运算是素数点DFT运算(839点或139点)，不宜使用库利图基(cooley-tukey)算法进行分解；IDFT在格式0--3时是24576点，在格式4时是4096点，尤其在格式0--3时是大点数IDFT运算，使用库利图基(cooley-tukey)算法仍有很大运算量。
技术实现思路
本专利技术所要解决的技术问题是：针对现有技术存在的问题，本专利技术提供一种PRACH基带信号的IDFT实现结构及实现方法，充分利用其输入信号存在大量零值的特点，简化信号生成过程中IDFT的计算，进而简化整个信号生成过程。本专利技术提供的一种PRACH基带信号的离散傅里叶逆变换IDFT实现结构，该结构为现场可编程门阵列FPGA结构，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址；使能模块中的计数器2表示0到NZC-1周期计数，RAM用于存储ZC序列经傅里叶变换DFT后的数据，使能模块在输入信号为1时执行，输入信号为0时不执行且输出为0，其中，NZC为ZC序列的长度；ROM1用于存储的值，ROM2用于存储的值，其中，N为IDFT的长度，N′为每个子IDFT的长度，N′＝2c，a＝0,1,2,...,N-1，b＝0,1,2,...,N′-1；当N＝24576时，c＝10，当N＝4096时，c＝8；相位一索引号计算模块用于计算复指数序列的相位索引号，相位二索引号计算模块用于计算序列的相位索引号，其中，相位索引号是指公式中的θ，k＝0,1,2,...,N′-1，p＝0,1,2,...,N/N′-1，m＝0,1,2,...,N′-1，NCP为循环前缀点数，为资源块中随机接入前导的频域位置，K为随机接入前导与上行数据之间的子载波间隔差别，k0为PRACH占用的RB起始位置；IFFT运算模块用于对乘法器一的输出yp(k)进行处理得到的值。进一步，当N＝24576时，相位一索引号计算模块包括加法器、减法器、求模模块和S101模块，加法器的输出端与求摸模块的输入端连接，求模模块的输出端与S101模块的一个输入端连接，减法器的输出端与S101模块的另一输入端连接；求模模块用于对N求模，S101模块用于将两个无符号整数x和y的乘积对N求模，其中，y＝NCP-p；当N＝4096时，相位一索引号计算模块包括加法器、减法器、子截位器一、子乘法器一和子截位器二，加法器的输出端与子截位器一的输入端连接，子乘法器一的输入为子截位器一的输出和减法器的输出，子乘法器一的输出端与子截位器二的输入端连接；子截位器一和子截位器二分别用于将加法器的输出数和子乘法器一的输出数的低12位截取并保持高低位顺序不变表示为一个无符号整数。进一步，该结构还包括计数器1、截位器一、截位器二和判断器，相位二索引号计算模块包括子乘法器二和子截位器三，计数器1的输出端分别与截位器一和截位器二的输入端连接，截位器一的输出端分别与判断器、相位一索引号计算模块的加法器和相位二索引号计算模块的子乘法器二的输入端连接，判断器的输出为使能模块的输入，截位器二的输出端与相位一索引号计算模块的减法器的输入端连接，相位二索引号计算模块的子乘法器二的输出端与其子截位器三的输入端连接；计数器1为0到N-1周期计数，用一个w位比特数表示；截位器一用于将计数器1的输出数的低c位截取并保持高低位顺序不变表示为一个无符号整数；截位器二用于将计数器1的输出数的高w-c位截取并保持高低位顺序不变表示为一个无符号整数；判断器用于判断截位器一的输出数是否小于等于NZC-1，是则输出为1，否则输出为0；其中，当N＝24576时，w＝16，当N＝4096时，w＝12；相位一索引号计算模块的加法器用于将截位器一的输出与有符号整数进行求和，其减法器用于将截位器二的输出与无符号整数NCP进行相减，其中，用一个14位比特数表示，当N＝24576时，NCP用一个15位比特数表示，x和y均用一个15位比特数表示，当N＝4096时，NCP用一个9位比特数表示；相位二索引号计算模块的子乘法器二用于将截位器一的输出与有符号整数进行相乘，其子截位器三用于本文档来自技高网...

【技术保护点】
1.一种PRACH基带信号的离散傅里叶逆变换IDFT实现结构，该结构为现场可编程门阵列FPGA结构，其特征在于，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址；使能模块中的计数器2表示0到NZC‑1周期计数，RAM用于存储ZC序列经傅里叶变换DFT后的数据，使能模块在输入信号为1时执行，输入信号为0时不执行且输出为0，其中，NZC为ZC序列的长度；ROM1用于存储

【技术特征摘要】
1.一种PRACH基带信号的离散傅里叶逆变换IDFT实现结构，该结构为现场可编程门阵列FPGA结构，其特征在于，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址；使能模块中的计数器2表示0到NZC-1周期计数，RAM用于存储ZC序列经傅里叶变换DFT后的数据，使能模块在输入信号为1时执行，输入信号为0时不执行且输出为0，其中，NZC为ZC序列的长度；ROM1用于存储的值，ROM2用于存储的值，其中，N为IDFT的长度，N′为每个子IDFT的长度，N′＝2c，a＝0,1,2,...,N-1，b＝0,1,2,...,N′-1；当N＝24576时，c＝10，当N＝4096时，c＝8；相位一索引号计算模块用于计算复指数序列的相位索引号，相位二索引号计算模块用于计算序列的相位索引号，其中，相位索引号是指公式中的θ，k＝0,1,2,...,N′-1，p＝0,1,2,...,N/N′-1，m＝0,1,2,...,N′-1，NCP为循环前缀点数，为资源块中随机接入前导的频域位置，K为随机接入前导与上行数据之间的子载波间隔差别，k0为PRACH占用的RB起始位置；IFFT运算模块用于对乘法器一的输出yp(k)进行处理得到的值。2.根据权利要求1所述的一种PRACH基带信号的离散傅里叶逆变换IDFT实现结构，其特征在于，当N＝24576时，相位一索引号计算模块包括加法器、减法器、求模模块和S101模块，加法器的输出端与求摸模块的输入端连接，求模模块的输出端与S101模块的一个输入端连接，减法器的输出端与S101模块的另一输入端连接；求模模块用于对N求模，S101模块用于将两个无符号整数x和y的乘积对N求模，其中，y＝NCP-p；当N＝4096时，相位一索引号计算模块包括加法器、减法器、子截位器一、子乘法器一和子截位器二，加法器的输出端与子截位器一的输入端连接，子乘法器一的输入为子截位器一的输出和减法器的输出，子乘法器一的输出端与子截位器二的输入端连接；子截位器一和子截位器二分别用于将加法器的输出数和子乘法器一的输出数的低12位截取并保持高低位顺序不变表示为一个无符号整数。3.根据权利要求2所述的一种PRACH基带信号的离散傅里叶逆变换IDFT实现结构，其特征在于，该结构还包括计数器1、截位器一、截位器二和判断器，相位二索引号计算模块包括子乘法器二和子截位器三，计数器1的输出端分别与截位器一和截位器二的输入端连接，截位器一的输出端分别与判断器、相位一索引号计算模块的加法器和相位二索引号计算模块的子乘法器二的输入端连接，判断器的输出为使能模块的输入，截位器二的输出端与相位一索引号计算模块的减法器的输入端连接，相位二索引号计算模块的子乘法器二的输出端与其子截位器三的输入端连接；计数器1为0到N-1周期计数，用一个w位比特数表示；截位器一用于将计数器1的输出数的低c位截取并保持高低位顺序不变表示为一个无符号整数；截位器二用于将计数器1的输出数的高w-c位截取并保持高低位顺序不变表示为一个无符号整数；判断器用于判断截位器一的输出数是否小于等于NZC-1，是则输出为1，否则输出为0；其中，当N＝24576时，w＝16，当N＝4096时，w＝12；相位一索引号计算模块的加法器用于将截位器一的输出与有符号整数进行求和，其减法器用于将截位器二的输出与无符号整数NCP进行相减，其中，用一个14位比特数表示，当N＝24576时，NCP用一个15位比特数表示，x和y均用一个15位比特数表示，当N＝4096时，NCP用一个9位比特数表示；相位二索引号计算模块的子乘法器二用于将截位器一的输出与有符号整数进行相乘，其子截位器三用于将子乘法器二的输出数的低c位截取并保持高低位顺...

【专利技术属性】
技术研发人员：舒勇，翟大海，王昌庆，
申请(专利权)人：电信科学技术第五研究所有限公司，
类型：发明
国别省市：四川,51