基于忆阻非实质蕴涵逻辑的编、译码电路、交叉阵列电路及其操作方法技术

本发明专利技术公开了一种基于忆阻非实质蕴涵的编码和译码交叉阵列电路，其利用非实质蕴涵“非‑与”式特点结合编码和译码逻辑表达式，通过几步非实质蕴涵操作，从而可在输出单元上检测到编码或译码结果。本发明专利技术是纯忆阻实现方式，不再借助MOS管，电路整体结构更加简单，功耗更低，体积更小；并且忆阻器具有良好的非易失性，能将存储和运算相结合，有望突破传统冯.诺依曼体系架构的瓶颈。同时由于非实质蕴涵能够级联操作，从而可将该编码和译码逻辑功能扩展至交叉阵列中，使得大规模编码和译码操作成为可能，实际生产过程中的操作效率大幅度提升，提高了操作的灵活性，同时所需的芯片体积相较于传统结构要小很多。

Coding and Decoding Circuits, Cross Array Circuits and Their Operating Methods Based on Memory-Resistance Non-Essential Implication Logic

The invention discloses a cross array circuit of encoding and decoding based on memristor non-substantial implication, which can detect the encoding or decoding results on the output unit through several steps of non-substantial implication operation by utilizing the non-substantial implication \non-and\ type characteristics combined with encoding and decoding logic expressions. The invention is a pure memristor implementation method, and no longer uses MOS transistors, the overall circuit structure is simpler, the power consumption is lower, and the volume is smaller; moreover, the memristor has good non-volatility, can combine storage and operation, and hopefully breaks through the bottleneck of the traditional von Neumann architecture. At the same time, because the non-essential implication can be cascaded, the logic function of encoding and decoding can be extended to the cross-array, which makes large-scale encoding and decoding possible. The operation efficiency in the actual production process is greatly improved, and the flexibility of operation is improved. At the same time, the required chip size is compared with the traditional node. The structure is much smaller.

【技术实现步骤摘要】
基于忆阻非实质蕴涵逻辑的编、译码电路、交叉阵列电路及其操作方法
本专利技术属于基于组合逻辑电路的交叉阵列领域，更具体地，涉及一种基于忆阻器非实质蕴涵逻辑的编码电路、译码电路、交叉阵列电路及其操作方法。
技术介绍
随着人工智能及类脑时代的到来，大规模快速运算已经变得炙手可热，然而这却为传统的晶体管器件及其逻辑电路带来了挑战。由摩尔定律可知，随着集成电路技术的发展，其上的电子元件数目成倍增长，那么晶体管器件尺寸必将越来越小，而目前生产技术、制备成本和社会需求等因素，导致最终对集成电路性能的提升越来越困难。当晶体管的尺寸接近纳米级别时，其中的寄生电容、场效应和温漂等问题必然会对其可靠性和稳定性等指标造成不好的影响；一旦晶体管的尺寸达到纳米级别，其中的二氧化硅绝缘层会降低到几个原子的厚度，从而会出现许多新的技术问题。如电子可能会击穿绝缘层，导致漏电，栅极中的杂质会渗透到电介质，隧道效应、量子效应、寄生效应、短沟效应和参数不稳定的影响会越来越显著，晶体管的漏电流变大、能耗增加、可靠性变差及寿命减短等。同时，器件厚度的微弱变化会导致操作条件的变化，使得维持器件的容差极其困难。以上这些问题不可避免地对晶体管集成电路的发展造成了巨大的障碍。作为新型的具有很多优良性能的纳米级器件的忆阻器，自1971年被预言存在、2008年被首次成功制备出物理实物以来，开始受到科研工作者的广泛关注，忆阻器的“阻变”性及类似“开关”的特性使得其能够取代传统的晶体管器件，并有望解决其技术瓶颈的难题。1971年，蔡少棠教授在电路理论及对称性原理的基础上推测除了电阻、电容和电感之外应该还存在一种新型的基本电路元件，并将其称为“忆阻器”，即有记忆的电阻。2008年，美国惠普实验室在《Nature》上宣布制备出了忆阻器实物，该成果证明了蔡少棠教授关于忆阻器推理预测的正确性。忆阻器材料具有性能稳定、功耗较低、存储速度快，体积较小以及非易失性等特点，并且其读写存储速度较快，还能与CMOS晶体管技术相互兼容，同时其阻值大小能够随外加电压而改变等特点。因此，它相较于其他的存储介质存在明显的优势，在很多方面具有很好的应用。例如，利用忆阻器不同的阻值状态来存储不同的数据信息，从而代替CMOS器件进行传统的逻辑门电路和逻辑运算电路的设计；同时在基于忆阻器的生物突触及神经网络设计、模式识别与图像处理等方面都有相关的良好应用。故而，作为新型的基本电路元器件——忆阻器必然会转变传统电子电路系统的设计思路，进而推动整个电子行业的蓬勃发展。在新型逻辑电路结构中，基于忆阻器的实质蕴涵逻辑电路(逻辑表达式)的应用十分广泛，然而，经过科研人员的研究发现该逻辑电路在实际操作过程中，忆阻器存在阻值“切换不完全”的缺陷，即忆阻器在一步非实质蕴涵操作完成之后，其阻值不能达到最小值Ron，只是接近最小值Ron，而在由该忆阻器单元参与的多步非实质蕴涵操作之后，该忆阻器的阻值将不在低阻态范围内，即不能再被认为是逻辑“1”，因此非实质蕴涵逻辑操作失效。故而针对该缺陷提出了改进型电路设计，将其命名为“非实质蕴涵(NIMP)”逻辑电路该非实质蕴涵不存在阻值“切换不完全”的缺陷，故而能够实现多步非实质蕴涵的级联操作，进而能够用于大规模交叉阵列中，因此基于该非实质蕴涵逻辑的电路设计具有十分优良的性能，结合该逻辑结构的组合逻辑电路及其交叉阵列设计也得到了广泛的关注。
技术实现思路
本专利技术基于忆阻器特有的阈值电压特性及高低阻态特性，同时依据忆阻器非实质蕴涵逻辑的诸多优良特性，提供了一种基于忆阻器非实质蕴涵逻辑的编码电路结构；旨在解决现有技术中由于摩尔定律表明的晶体管器件性能等瓶颈问题，导致传统依靠晶体管器件实现的编码电路的发展随着时间的推移，性能越来越不稳定，器件功能无法实现的问题。本专利技术提供了一种基于忆阻器非实质蕴涵逻辑的编码电路，包括：第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG；所述第一忆阻器E1的第一端、所述第二忆阻器E2的第一端、所述第三忆阻器E3的第一端、所述第四忆阻器E4的第一端、所述第五忆阻器E5的第一端、所述第六忆阻器E6的第一端、所述第七忆阻器E7的第一端和所述第八忆阻器E8的第一端分别用于接收外部的输入电压；所述第一忆阻器E1的第二端、所述第二忆阻器E2的第二端、所述第三忆阻器E3的第二端、所述第四忆阻器E4的第二端、所述第五忆阻器E5的第二端、所述第六忆阻器E6的第二端、所述第七忆阻器E7的第二端和所述第八忆阻器E8的第二端均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。更进一步地，第一忆阻器E1、所述第二忆阻器E2、所述第三忆阻器E3、所述第四忆阻器E4、所述第五忆阻器E5、所述第六忆阻器E6、所述第七忆阻器E7和所述第八忆阻器E8均具有高阻态与低阻态；且第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的初始状态均为低阻态，第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4的初始状态是根据编码待输入的信号进行相应地设置。本专利技术还提供了一种基于上述编码电路的操作方法，包括下述步骤：(1)通过在所述第二忆阻器E2的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第二忆阻器E2和第五忆阻器E5的非实质蕴涵操作；(2)通过在所述第三忆阻器E3的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第四忆阻器E4、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第三忆阻器E3和第六忆阻器E6的非实质蕴涵操作；(3)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第五忆阻器E5的非实质蕴涵操作；(4)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第六忆阻器E6的非实质蕴涵操作；(5)通过在所述第五忆阻器E5的第一端施加电压Vcond-，在所述第七忆阻器E7的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6和第八忆阻器E8的第一端均施加0V电压来实现对第五忆阻器E5和所述第七忆阻器E7的非实质蕴涵操作；(6)通过在所述第六忆阻器E6的第一端施加电压Vcond-，在所述第八忆阻器E8的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5和第七忆阻器E7的第一端均施加0V电本文档来自技高网...

【技术保护点】
1.一种基于忆阻器非实质蕴涵逻辑的编码电路，其特征在于，包括：第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG；所述第一忆阻器E1的第一端、所述第二忆阻器E2的第一端、所述第三忆阻器E3的第一端、所述第四忆阻器E4的第一端、所述第五忆阻器E5的第一端、所述第六忆阻器E6的第一端、所述第七忆阻器E7的第一端和所述第八忆阻器E8的第一端分别用于接收外部的输入电压；所述第一忆阻器E1的第二端、所述第二忆阻器E2的第二端、所述第三忆阻器E3的第二端、所述第四忆阻器E4的第二端、所述第五忆阻器E5的第二端、所述第六忆阻器E6的第二端、所述第七忆阻器E7的第二端和所述第八忆阻器E8的第二端均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。

【技术特征摘要】
1.一种基于忆阻器非实质蕴涵逻辑的编码电路，其特征在于，包括：第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG；所述第一忆阻器E1的第一端、所述第二忆阻器E2的第一端、所述第三忆阻器E3的第一端、所述第四忆阻器E4的第一端、所述第五忆阻器E5的第一端、所述第六忆阻器E6的第一端、所述第七忆阻器E7的第一端和所述第八忆阻器E8的第一端分别用于接收外部的输入电压；所述第一忆阻器E1的第二端、所述第二忆阻器E2的第二端、所述第三忆阻器E3的第二端、所述第四忆阻器E4的第二端、所述第五忆阻器E5的第二端、所述第六忆阻器E6的第二端、所述第七忆阻器E7的第二端和所述第八忆阻器E8的第二端均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。2.如权利要求1所述的编码电路，其特征在于，所述第一忆阻器E1、所述第二忆阻器E2、所述第三忆阻器E3、所述第四忆阻器E4、所述第五忆阻器E5、所述第六忆阻器E6、所述第七忆阻器E7和所述第八忆阻器E8均具有高阻态与低阻态；且第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的初始状态均为低阻态，第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4的初始状态是根据编码待输入的信号进行相应地设置。3.一种基于权利要求1或2所述的编码电路的操作方法，其特征在于，包括下述步骤：(1)通过在所述第二忆阻器E2的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第二忆阻器E2和第五忆阻器E5的非实质蕴涵操作；(2)通过在所述第三忆阻器E3的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第四忆阻器E4、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第三忆阻器E3和第六忆阻器E6的非实质蕴涵操作；(3)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第五忆阻器E5的非实质蕴涵操作；(4)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第六忆阻器E6的非实质蕴涵操作；(5)通过在所述第五忆阻器E5的第一端施加电压Vcond-，在所述第七忆阻器E7的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6和第八忆阻器E8的第一端均施加0V电压来实现对第五忆阻器E5和所述第七忆阻器E7的非实质蕴涵操作；(6)通过在所述第六忆阻器E6的第一端施加电压Vcond-，在所述第八忆阻器E8的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5和第七忆阻器E7的第一端均施加0V电压来实现对第六忆阻器E6和所述第八忆阻器E8的非实质蕴涵操作。4.如权利要求3所述的操作方法，其特征在于，Von<Vcond-<0；0<Vcond+<Voff；其中，Von为第一阈值电压，Voff为第二阈值电压。5.一种基于忆阻器非实质蕴涵逻辑的译码电路，其特征在于，包括：第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5、第十四忆阻器D6和第二分压电阻RH；所述第九忆阻器D1的第一端、所述第十忆阻器D2的第一端、所述第十一忆阻器D3的第一端、所述第十二忆阻器D4的第一端、所述第十三忆阻器D5的第一端和所述第十四忆阻...

【专利技术属性】
技术研发人员：王小平，吴倩，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北,42