【技术实现步骤摘要】
一种最大功率点跟踪控制压电能量获取电路
本专利技术涉及微电子
，特别是涉及一种最大功率点跟踪控制压电能量获取电路。
技术介绍
压电式振动能量获取技术有着较高的功率密度、结构简单与MEMS(微机电系统,Micro-Electro-MechanicalSystem)兼容，且广泛存在，相比于其他形式的能量源压电振动能受自然条件的限制少，压电发电系统易于实现微型化和集成化，并且其转化效率高，可以让低功耗的电子产品实现自供电。压电传感器的输出是一个交流信号，经整流器接口电路整流之后转变成直流信号存储在储能电容上。压电传感器输出的功率大小除了受传感器振动幅度和频率的影响以外，还受到后级负载的制约。对于常用的整流器接口电路而言，在压电传感器参数固定的条件下，整流器的输出功率存在最大功率点，此时负载电阻的值也是唯一确定的。然而，在采用振动能量源为微型电子设备(如传感器节点等)供电时，电子设备可看成是一个可变的负载电阻，通常在一个能量获取系统中集成有功率管理电路，应当使得压电传感器时刻以最大功率输出，保证微型电子设备对功率输入的要求。从而，为了有效地利用压电传感器能量，采集系...
【技术保护点】
1.一种最大功率点跟踪控制压电能量获取电路，其特征在于，包括：偏置电流源(11)、控制电路(12)和功率级电路(13)，其中，所述偏置电流源(11)连接至所述控制电路(12)，所述控制电路(12)连接至所述功率级电路(13)。
【技术特征摘要】
1.一种最大功率点跟踪控制压电能量获取电路，其特征在于，包括：偏置电流源(11)、控制电路(12)和功率级电路(13)，其中，所述偏置电流源(11)连接至所述控制电路(12)，所述控制电路(12)连接至所述功率级电路(13)。2.根据权利要求1所述的电路，其特征在于，所述控制电路(12)包括：功率控制逻辑单元(121)、第一采样保持电路(122)、第二采样保持电路(123)、锁存器(124)、功率检测电路(125)、4位加法器(126)、电容阵列时钟产生电路(127)与死区时间和驱动单元(128)，其中，所述偏置电流源(11)的输出端(Ibias)分别连接至所述第一采样保持电路(122)的第一输入端(Iib1)、所述第二采样保持电路(123)的第一输入端(Iib2)、所述功率检测电路(125)的第一输入端(Iib3)和所述电容阵列时钟产生电路(127)的第一输入端(Iib4)；所述功率控制逻辑单元(121)的第一输出端(VOSH1)连接至所述第一采样保持电路(122)的第二输入端(VISH1)，所述功率控制逻辑单元(121)的第二输出端(VOSH2)连接至所述第二采样保持电路(123)的第二输入端(VISH2)，所述功率控制逻辑单元(121)的第三输出端(VCPL)连接至所述锁存器(124)的第一输入端(VICPL)，所述功率控制逻辑单元(121)的第四输出端(VOEN)连接至所述功率检测电路(125)的第二输入端(VIEN)，所述功率控制逻辑单元(121)的第五输出端(VOCLK)和第六输出端(VOSET)分别连接至所述4位加法器(126)的第一输入端(VICLK)和第二输入端(VISET)，所述功率控制逻辑单元(121)的第七输出端(VOENP)连接至所述电容阵列时钟产生电路(127)的第二输入端(VIENP)；所述功率级电路(13)的第一输出端(VIN)分别连接至所述第一采样保持电路(122)的第三输入端(Ii1)和所述第二采样保持电路(123)的第三输入端(Ii2)，所述第一采样保持电路(122)的输出端(VO1)连接至所述功率检测电路(125)的第三输入端(Vi3)，所述第二采样保持电路(123)的输出端(VO2)连接至所述功率检测电路(125)的第四输入端(Vi4)；所述4位加法器(126)的第一输出端(VOQA1)、第二输出端(VOQB1)、第三输出端(VOQC1)和第四输出端(VOQD1)分别连接至所述锁存器(124)的第二输入端(VIQA1)、第三输入端(VIQB1)、第四输入端(VIQC1)和第五输入端(VIQD1)，所述锁存器(124)的第一输出端(VOQA2)、第二输出端(VOQB2)、第三输出端(VOQC2)和第四输出端(VOQD2)分别连接至所述功率检测电路(125)的第五输入端(Vi5)、第六输入端(Vi6)、第七输入端(Vi7)和第八输入端(Vi8)；所述功率检测电路(125)的输出端(VO3)连接至所述4位加法器(126)的第三输入端(Vi9)；所述4位加法器(126)的第一输出端(VOQA1)、第二输出端(VOQB1)、第三输出端(VOQC1)和第四输出端(VOQD1)分别连接至所述电容阵列时钟产生电路(127)的第三输入端(VIQA2)、第四输入端(VIQB2)、第五输入端(VIQC2)和第六输入端(VIQD2)；所述电容阵列时钟产生电路(127)的第七输入端(VINR)连接至参考电压(VREF)，所述电容阵列时钟产生电路(127)的输出端(VO4)连接至所述死区时间和驱动单元(128)的第一输入端(Vi10)，所述功率级电路(13)的第二输出端(VZCD)连接至所述死区时间和驱动单元(128)的第二输入端(Vi11)，所述死区时间和驱动单元(128)的第一输出端(VS1)、第二输出端(VS2)、第三输出端(VS3)和第四输出端(VS4)分别连接至所述功率级电路(13)。3.根据权利要求2所述的电路，其特征在于，所述偏置电流源(11)包括：第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)、第十五晶体管(M15)、第一电容(C1)、第二电容(C2)、第三电容(C3)和第一电阻(R1)，其中，所述第一晶体管(M1)和所述第一电容(C1)、所述第二晶体管(M2)和所述第三晶体管(M3)、所述第四晶体管(M4)和所述第二电容(C2)、所述第五晶体管(M5)和所述第六晶体管(M6)、所述第七晶体管(M7)和所述第八晶体管(M8)、所述第九晶体管(M9)和所述第十晶体管(M10)分别依次串接于电源端(VDD)与接地端(GND)之间，所述第十一晶体管(M11)、所述第十二晶体管(M12)和所述第一电阻(R1)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第三电容(C3)串接于所述第五晶体管(M5)的控制端和所述第十一晶体管(M11)的控制端连接形成的节点处和所述第十二晶体管(M12)之间，所述第十三晶体管(M13)和所述第十四晶体管(M14)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第十五晶体管(M15)串接于所述电源端(VDD)和所述偏置电流源(11)的输出端(Ibias)之间；所述第一晶体管(M1)的控制端连接至所述电源端(VDD)，所述第二晶体管(M2)的控制端连接至所述第三晶体管(M3)和所述第四晶体管(M4)的控制端连接形成的节点处，所述第三晶体管(M3)的控制端连接至所述第四晶体管(M4)和所述第六晶体管(M6)连接形成的节点处，所述第五晶体管(M5)的控制端连接至所述第七晶体管(M7)和所述第十一晶体管(M11)的控制端连接形成的节点处，所述第六晶体管(M6)的控制端连接至所述第八晶体管(M8)的控制端、所述第十二晶体管(M12)的控制端和所述第十四晶体管(M14)的控制端连接形成的节点处，所述第七晶体管(M7)的控制端连接至所述第九晶体管(M9)的控制端和所述第十晶体管(M10)连接形成的节点处，所述第十晶体管(M10)的控制端连接至所述第十一晶体管(M11)和所述第十二晶体管(M12)连接形成的节点处，所述第十三晶体管(M13)的控制端连接至所述第十四晶体管(M14)和所述第十五晶体管(M15)的控制端连接形成的节点处。4.根据权利要求3所述的电路，其特征在于，所述第一晶体管(M1)、第五晶体管(M5)、所述第七晶体管(M7)、所述第九晶体管(M9)、所述第十一晶体管(M11)、所述第十三晶体管(M13)和所述第十五晶体管(M15)是PMOS管，所述第二晶体管(M2)、所述第三晶体管(M3)、所述第四晶体管(M4)、所述第六晶体管(M6)、所述第八晶体管(M8)、所述第十晶体管(M10)、所述第十二晶体管(M12)和所述第十四晶体管(M14)是NMOS管。5.根据权利要求2所述的电路，其特征在于，所述第一采样保持电路(122)包括：第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)、第二十晶体管(M20)、第二十一晶体管(M21)、第二十二晶体管(M22)、第四电容(C4)、第五电容(C5)、第一运算放大器(OP1)、第一反相器(INV1)和第二反相器(INV2)，其中，所述第十六晶体管(M16)和第十七晶体管(M17)依次串接于所述第一运算放大器(OP1)的负输入端(Vin1)与所述第一反相器(INV1)和所述第二反相器(INV2)连接形成的节点处之间，所述第十八晶体管(M18)串接于所述第一运算放大器(OP1)的正输入端(Vip1)与所述第一反相器(INV1)和所述第二反相器(INV2)连接形成的节点处之间，所述第十九晶体管(M19)串接于所述第一运算放大器(OP1)的输出端(Vout1)与所述第一反相器(INV1)和所述第二反相器(INV2)连接形成的节点处之间，所述第二十晶体管(M20)串接于所述第十八晶体管(M18)与所述第二十一晶体管(M21)之间，所述第二十一晶体管(M21)和第二十二晶体管(M22)依次串接于所述第二十晶体管(M20)与所述接地端(GND)之间，所述第四电容(C4)串接于所述第十八晶体管(M18)和所述第二十晶体管(M20)连接形成的节点处与所述接地端(GND)之间，所述第五电容(C5)串接于所述第二十晶体管(M20)和所述第二十一晶体管(M21)连接形成的节点处与所述接地端(GND)之间，所述第一采样保持电路(122)的第一输入端(Iib1)连接所述第一运算放大器(OP1)的输入端(Iinb1)，所述第一采样保持电路(122)的第二输入端(VISH1)连接所述第一反相器(INV1)，所述第一采样保持电路(122)的第三输入端(Ii1)连接所述第十七晶体管(M17)，所述第一采样保持电路(122)的输出端(VO1)连接至所述第二十晶体管(M20)和所述第二十一晶体管(M21)连接形成的节点处；所述第十六晶体管(M16)的控制端连接至所述第十九晶体管(M19)的控制端和所述第一反相器(INV1)连接形成的节点处，所述第十七晶体管(M17)的控制端和所述第十八晶体管(M18)的控制端均连接至所述第一反相器(INV1)和所述第二反相器(INV2)连接形成的节点处，所述第二十晶体管(M20)的控制端连接至所述第二十一晶体管(M21)的控制端和所述第二十二晶体管(M22)的控制端连接形成的节点处。6.根据权利要求2所述的电路，其特征在于，所述第二采样保持电路(123)包括：第二十三晶体管(M23)、第二十四晶体管(M24)、第二十五晶体管(M25)、第二十六晶体管(M26)、第二十七晶体管(M27)、第二十八晶体管(M28)、第二十九晶体管(M29)、第六电容(C6)、第七电容(C7)、第二运算放大器(OP2)、第三反相器(INV3)和第四反相器(INV4)，其中，所述第二十三晶体管(M23)和第二十四晶体管(M24)依次串接于所述第二运算放大器(OP2)的负输入端(Vin2)与所述第三反相器(INV3)和所述第四反相器(INV4)连接形成的节点处之间，所述第二十五晶体管(M25)串接于所述第二运算放大器(OP2)的正输入端(Vip2)与所述第三反相器(INV3)和所述第四反相器(INV4)连接形成的节点处之间，所述第二十六晶体管(M26)串接于所述第二运算放大器(OP2)的输出端(Vout2)与所述第三反相器(INV3)和所述第四反相器(INV4)连接形成的节点处之间，所述第二十七晶体管(M27)串接于所述第二十五晶体管(M25)与所述第二十八晶体管(M28)之间，所述第二十八晶体管(M28)和第二十九晶体管(M29)依次串接于所述第二十七晶体管(M27)与所述接地端(GND)之间，所述第六电容(C6)串接于所述第二十五晶体管(M25)和所述第二十七晶体管(M27)连接形成的节点处与所述接地端(GND)之间，所述第七电容(C7)串接于所述第二十七晶体管(M27)和所述第二十八晶体管(M28)连接形成的节点处与所述接地端(GND)之间，所述第二采样保持电路(123)的第一输入端(Iib2)连接所述第二运算放大器(OP2)的输入端(Iinb2)，所述第二采样保持电路(123)的第二输入端(VISH2)连接所述第三反相器(INV3)，所述第二采样保持电路(123)的第三输入端(Ii2)连接所述第二十四晶体管(M24)，所述第二采样保持电路(123)的输出端(VO2)连接至所述第二十七晶体管(M27)和所述第二十八晶体管(M28)连接形成的节点处；所述第二十三晶体管(M23)的控制端连接至所述第二十六晶体管(M26)的控制端和所述第三反相器(INV3)连接形成的节点处，所述第二十四晶体管(M24)的控制端和所述第二十五晶体管(M25)的控制端均连接至所述第三反相器(INV3)和所述第四反相器(INV4)连接形成的节点处，所述第二十七晶体管(M27)的控制端连接至所述第二十八晶体管(M28)的控制端和所述第二十九晶体管(M29)的控制端连接形成的节点处。7.根据权利要求2所述的电路，其特征在于，所述功率检测电路(125)包括：第三十晶体管(M30)、第三十一晶体管(M31)、第三十二晶体管(M32)、第三十三晶体管(M33)、第三十四晶体管(M34)、第三十五晶体管(M35)、第三十六晶体管(M36)、第三十七晶体管(M37)、第三十八晶体管(M38)、...
【专利技术属性】
技术研发人员：刘帘曦，黄超进，庞燕波，沐俊超，廖栩锋，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61
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