一种海量信息处理器的应用验证系统及其验证方法技术方案

一种海量信息处理器的应用验证系统及其验证方法，验证系统包括与1601P互联的FPGA，采用1601P与FPGA互联的方式，通过高速接插件将两个器件的部分RapidIO通道引出，实现对4路4X RapidIO不同工作模式的应用和验证。在1601P应用验证中使用DDR2+SDRAM和DDR3+SDRAM，完成接口兼容DDR2/DDR3的应用验证。1601P上集成了PIU与EMIF功能管脚，PIU与EMIF功能管脚分别连接FPGA和PROM，在FPGA中设计主控处理器，实现PIU功能的验证；EMIF接口连接FLASH，进行FLASH及EDAC功能验证，最大程度发挥了应用验证系统的功能。

【技术实现步骤摘要】
一种海量信息处理器的应用验证系统及其验证方法
本专利技术属于集成电路开发领域，涉及一种海量信息处理器的应用验证系统及其验证方法。
技术介绍
1601P是一款常态的17核处理器，集成PPC核和16个自主指令集的DSP核，通过片上网络进行互联，并在片上网络上集成QDR、DDR、PIU/EMIF以及RapidIO等多个功能模块或高速通信接口。但现有的针对初样验证芯片1601C的应用验证板因其设计功能的有限，不能对1601P展开应用验证，1601C应用验证板的原理框图如图1所示。以往的设计结构主要存在以下几个方面的问题：首先，1601C应用验证板通过VPX接插件实现1601C与TMS320C6678的4路1XRapidIO的互联测试，只验证了通过VPX的1XRapidIO的板间互联验证，不能满足1601P的4路4XRapidIO的应用验证；其次，1601P在1601C的基础上集成了PPC处理器核，并设计了兼容DDR2/DDR3的存储器控制器接口，1601C的应用验证板只是针对设计进行了DDR3存储器控制器接口的验证，无法覆盖DDR2/DDR3兼容性的应用验证；最后，1601C应用验证板在EMIF接口处连接了PROM进行低速存储器接口的应用验证，不能满足1601P的PIU/EMIF管脚复用的情况。
技术实现思路
本专利技术的目的在于针对上述现有技术中的问题，提供一种海量信息处理器的应用验证系统及其验证方法，既能满足1601P的4路4XRapidIO设计功能以及不同工作模式的应用验证，又能完成DDR2/DDR3接口兼容的应用验证，还能实现高速PIU/EMIF复用管脚的功能验证。为了实现上述目的，本专利技术海量信息处理器的应用验证系统采用的技术方案为：包括与1601P互联的FPGA，FPGA的RapidIOBank与1601P的RapidIO互联，通过时钟模块分别为1601P和FPGA提供差分时钟，配置FPGA的1X或4X工作模式使之与1601P的RapidIO相匹配，实现1601P的4XRapidIO设计功能验证；1601P的4XRapidIO还与FPGA的4XRapidIOBank通过高速接插件引出，通过高速线缆实现1601P与FPGA的RapidIO1X/4X兼容的板间自联和互联应用验证；1601P上设有同时兼容DDR2+SDRAM和DDR3+SDRAM的两个DDR接口，DDR3+SDRAM接口集成在片上网络上，该DDR接口上外接3片DDR3+SDRAM存储器，按照DDR3的拓扑结构进行布局与布线，DDR2+SDRAM接口集成在PPC核上，通过PPC核连接在片上网络上，该DDR接口上外接3片DDR2+SDRAM存储器，并按DDR2的拓扑结构进行布局与布线；所述的1601P上集成了PIU与EMIF功能管脚，PIU与EMIF功能管脚分别连接FPGA和PROM，FPGA中设计有主控处理器，主控处理器通过PIU接口访问和控制1601P，1601P的EMIF功能管脚读写PROM，实现对PIU设计功能及EMIF设计功能的应用验证。所述的FPGA采用XC6VSX475T，FPGA与1601P集成在一块PCB板上。所述的1601P具有4路4XRapidIO，其中2路4XRapidIO与FPGA的2路4XRapidIOBank互联，另外2路4XRapidIO与FPGA的2路4XRapidIOBank通过高速接插件引出。时钟模块为2片CDCM6208，CDCM6208产生的差分时钟对，分别提供给1601P和FPGA。1601P上集成的PIU与EMIF功能管脚为复用功能管脚，分成两个分支后分别连接FPGA和PROM。1601P上的EMIF功能管脚分别连接至3片FLASH，其中的两片16位FLASH组成32位数据位宽，第三片FLASH只使用低8位，完成EDAC设计功能的应用验证。1601P的两个DDR接口工作频率为400MHz，PIU与EMIF功能管脚的最高工作频率为200MHz。本专利技术海量信息处理器的应用验证方法，包括以下内容：1)全面验证1601P的4路4XRapidIO的设计功能；将1601P的两路4XRapidIO在PCB板内直接连接至XC6VSX475T，当1601P的RapidIO工作在1X模式时，设计FPGA的代码，配置与1601P通信的RapidIOIP工作模式为1X，工作主频125MHz，单路2.5Gbps，进行1601P的1XRapidIO的功能验证和性能测试；当1601P的RapidIO工作在4X模式时，设计FPGA的代码，配置与1601P通信的RapidIOIP工作模式为4X，工作主频125MHz，单路10Gbps，进行1601P的4XRapidIO的功能验证和性能测试；当1601P的RapidIO工作在1X/4X混合使用的模式时，设计FPGA的代码，满足1X/4X混合使用的功能验证和性能测试；通过引出4个高速接插件实现1601P-1601P、FPGA-FPGA及1601P-FPGA之间的自联/互联测试，若发现问题或错误时进行问题的排查和定位；2)在1601P的两个DDR接口分别集成3片DDR2+SDRAM和DDR3+SDRAM，选用16位数据宽度的SDRAM，其中两片组成32位的数据宽度，第三片的低8位连接控制器的高八位，进行EDAC的功能验证，第三片的高8位按不用的模式进行固定配置处理；DDR2+SDRAM按DDR2的拓扑结构进行布局和布线设计，DDR3+SDRAM按DDR3的拓扑结构进行布局和布线设计；在应用验证中，分别编写测试程序进行DDR2和DDR3所有设计功能的遍历测试和高速性能的评估测试，完成DDR2/DDR3控制接口的应用验证和测试；3)针对1601P的PIU/EMIF管脚复用接口的应用验证；将管脚信号分成两个分支，其中一个分支为PIU功能管脚，接至FPGA，并在FPGA中设计代码形成带有PIU访问接口的主处理器，通过PIU访问1601P的寄存器和存储空间，完成1601P的PIU接口模块的应用验证；另一个分支为EMIF功能管脚，外接3片16位的FLASH，其中前2片组成32位的数据宽度，第3片只使用低8位作为EDAC校验位，进行FLASH读/写、上电自加载和EDAC功能的验证和测试，完成1601P的EMIF功能应用验证和测试。与现有技术相比，本专利技术具有如下的有益效果：采用1601P与FPGA互联的方式，替代1601C通过VPX与DSP互联的设计，并通过高速接插件将两个器件的部分RapidIO通道引出，实现对1601P的4路4XRapidIO不同工作模式的应用和验证。在1601P应用验证中使用DDR2+SDRAM和DDR3+SDRAM，完成接口兼容DDR2/DDR3的应用验证，并将1601P的PIU/EMIF接口分别与FPGA和PROM相连，完成设计功能的全面验证。相较于常规设计，本专利技术不仅能够验证4XRapidIO的设计功能，还能够验证1XRapidIO的设计功能，以及1X/4X混用的设计功能，极大地提高了应用验证的覆盖性。本专利技术在单板上设计DDR2/DDR3的应用验证设计，充分利用了1601P的设计功能，验证了DDR接口的DDR2/DDR3兼容性设计；本专利技术采用的1601P外接FPGA和PRO本文档来自技高网...

【技术保护点】
1.一种海量信息处理器的应用验证系统，其特征在于：包括与1601P互联的FPGA，FPGA的RapidIO Bank与1601P的RapidIO互联，通过时钟模块分别为1601P和FPGA提供差分时钟，配置FPGA的1X或4X工作模式使之与1601P的RapidIO相匹配，实现1601P的4X RapidIO设计功能验证；1601P的4X RapidIO还与FPGA的4X RapidIO Bank通过高速接插件引出，通过高速线缆实现1601P与FPGA的RapidIO 1X/4X兼容的板间自联和互联应用验证；1601P上设有同时兼容DDR2+SDRAM和DDR3+SDRAM的两个DDR接口，DDR3+SDRAM接口集成在片上网络上，该DDR接口上外接3片DDR3+SDRAM存储器，按照DDR3的拓扑结构进行布局与布线，DDR2+SDRAM接口集成在PPC核上，通过PPC核连接在片上网络上，该DDR接口上外接3片DDR2+SDRAM存储器，并按DDR2的拓扑结构进行布局与布线；所述的1601P上集成了PIU与EMIF功能管脚，PIU与EMIF功能管脚分别连接FPGA和PROM，FPGA中设计有主控处理器，主控处理器通过PIU接口访问和控制1601P，1601P的EMIF功能管脚读写PROM，实现对PIU设计功能及EMIF设计功能的应用验证。...

【技术特征摘要】
1.一种海量信息处理器的应用验证系统，其特征在于：包括与1601P互联的FPGA，FPGA的RapidIOBank与1601P的RapidIO互联，通过时钟模块分别为1601P和FPGA提供差分时钟，配置FPGA的1X或4X工作模式使之与1601P的RapidIO相匹配，实现1601P的4XRapidIO设计功能验证；1601P的4XRapidIO还与FPGA的4XRapidIOBank通过高速接插件引出，通过高速线缆实现1601P与FPGA的RapidIO1X/4X兼容的板间自联和互联应用验证；1601P上设有同时兼容DDR2+SDRAM和DDR3+SDRAM的两个DDR接口，DDR3+SDRAM接口集成在片上网络上，该DDR接口上外接3片DDR3+SDRAM存储器，按照DDR3的拓扑结构进行布局与布线，DDR2+SDRAM接口集成在PPC核上，通过PPC核连接在片上网络上，该DDR接口上外接3片DDR2+SDRAM存储器，并按DDR2的拓扑结构进行布局与布线；所述的1601P上集成了PIU与EMIF功能管脚，PIU与EMIF功能管脚分别连接FPGA和PROM，FPGA中设计有主控处理器，主控处理器通过PIU接口访问和控制1601P，1601P的EMIF功能管脚读写PROM，实现对PIU设计功能及EMIF设计功能的应用验证。2.根据权利要求1所述海量信息处理器的应用验证系统，其特征在于：所述的FPGA采用XC6VSX475T，FPGA与1601P集成在一块PCB板上。3.根据权利要求1所述海量信息处理器的应用验证系统，其特征在于：所述的1601P具有4路4XRapidIO，其中2路4XRapidIO与FPGA的2路4XRapidIOBank互联，另外2路4XRapidIO与FPGA的2路4XRapidIOBank通过高速接插件引出。4.根据权利要求1所述海量信息处理器的应用验证系统，其特征在于：所述的时钟模块为2片CDCM6208，CDCM6208产生的差分时钟对，分别提供给1601P和FPGA。5.根据权利要求1所述海量信息处理器的应用验证系统，其特征在于：所述1601P上集成的PIU与EMIF功能管脚为复用功能管脚，分成两个分支后分别连接FPGA和PROM。6.根据权利要求5所述海量信息处理器的应用验证系统，其特征在于：所述1601P上的EMIF功能管脚分别连接至3片FLASH，其中的两片16位FLASH组成32位数据位宽，第三片FLASH只使用低8位，完成EDAC设计功...

【专利技术属性】
技术研发人员：张群，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61