分数分频电路和射频终端制造技术

一种分数分频电路和射频终端，分数分频电路包括：N分频电路，以4×M个同频且相位依次间隔90°/M的输入时钟信号为输入信号实现N分频，得到4×M个分频时钟信号，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M‑1，分频时钟信号与输入时钟信号一一对应，4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，分别对4组分频时钟信号进行或运算，得到一组正交差分时钟信号，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。采用本发明专利技术方案可降低电路的成本、面积和功耗，优化电磁兼容性。

Fractional frequency circuit and RF terminal

A fractional frequency dividing circuit and a radio frequency terminal. The fractional frequency dividing circuit includes a N frequency dividing circuit, in which the input clock signals of 4*M with the same frequency and 90 degree/M phase interval in turn are used as input signals to realize N frequency dividing, and 4*M frequency dividing clock signals are obtained. The [(i*N)%(4*M)+1] input clock signals are input to the I+1 transmission of the N frequency dividing circuit. At the beginning, I is positive integer and 0 < I < 4 *M_1. The frequency division clock signal corresponds to the input clock signal one by one. Four *M frequency division clock signals are of the same frequency and the phase interval is 90 degree/M in turn. The logic addition circuit performs or operates on four groups of frequency clock signals respectively, and obtains a group of orthogonal differential clock signals, each group of frequency clock signals includes M. Five frequency division clock signals with a phase interval of 360 degrees/M, M and N being positive integers, and M/N being less than 2 fractions. By adopting the proposal, the cost, area and power consumption of the circuit can be reduced, and electromagnetic compatibility can be optimized.

【技术实现步骤摘要】
分数分频电路和射频终端
本专利技术涉及射频电路设计领域，特别涉及一种分数分频电路和射频终端。
技术介绍
随着集成电路工艺的进步，在射频终端中，已经可以将射频收发电路、频率合成器(FrequencySynthesizer)和数字信号处理(DigitalSignalProcessing，简称DSP)电路等集成于同一芯片，但是同一芯片内的不同电路模块可能发生干扰。例如，在芯片内，频率合成器中的压控振荡器(Voltage-controlledoscillator，简称VCO)容易受射频功率放大器(RFPowerAmplifier)发射的信号及其谐波牵引，影响频率合成器的相位噪声性能。为了减小不同电路模块之间的干扰，可使其工作频率相互偏离。通常需要将压控振荡器的工作频率进行分数分频以产生本地载波信号，以偏离射频功率放大器的工作频率及其谐波频率。图1是现有技术中的一种基于混频的分数分频电路的结构示意图。图1所示的分数分频电路100可以包括除K分频器101、混频器102和除L分频器103。压控振荡器信号CKvco(设其频率为FVCO)本身和其经过所述除K分频器101进行K分频后得到的K分频信号CK本文档来自技高网...

【技术保护点】
1.一种分数分频电路，其特征在于，包括：N分频电路，以4×M个输入时钟信号为输入信号实现N分频，以得到4×M个分频时钟信号，其中，所述4×M个输入时钟信号同频且相位依次间隔90°/M，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M‑1，所述分频时钟信号与所述输入时钟信号一一对应，所述4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，适于分别对4组分频时钟信号进行或运算，以得到一组正交差分时钟信号，其中，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。

【技术特征摘要】
1.一种分数分频电路，其特征在于，包括：N分频电路，以4×M个输入时钟信号为输入信号实现N分频，以得到4×M个分频时钟信号，其中，所述4×M个输入时钟信号同频且相位依次间隔90°/M，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M-1，所述分频时钟信号与所述输入时钟信号一一对应，所述4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，适于分别对4组分频时钟信号进行或运算，以得到一组正交差分时钟信号，其中，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。2.根据权利要求1所述的分数分频电路，其特征在于，所述一组正交差分时钟信号包括：相位依次间隔90°的同相时钟信号、正交时钟信号、同相时钟信号的反相信号和正交时钟信号的反相信号。3.根据权利要求1所述的分数分频电路，其特征在于，所述N分频电路包括：按顺序串联成环的4×M个第一D触发器，第i+1个第一D触发器的时钟端接入所述4×M个输入时钟信号中的第[(i×N)％(4×M)+1]个输入时钟信号，前一个第一D触发器的正输出端耦接后一个第一D触发器的数据输入端，所述4×M个第一D触发器的正输出端各自输出分频时钟子信号；占空比调整电路，接入4×M个所述分频时钟子信号，适于分别对所述4×M个所述分频时钟子信号的占空比进行调整，...

【专利技术属性】
技术研发人员：黄福青，赖玠玮，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海,31