移位缓存及栅极驱动电路、显示面板及设备和驱动方法技术

一种移位缓存电路、栅极驱动电路、显示面板、显示设备及驱动方法，该移位缓存电路包括：移位寄存器和与所述移位寄存器连接的多个缓存器。所述移位寄存器包括移位输出端；所述移位寄存器被配置为响应于移位时钟信号，从所述移位输出端输出移位输出信号；每个所述缓存器包括缓存输入端和缓存输出端，所述缓存输入端与所述移位输出端连接；每个所述缓存器被配置为响应于缓存时钟信号，从所述缓存输出端输出缓存输出信号。该移位缓存电路、栅极驱动电路、显示面板及驱动方法可以改变显示分辨率并可以在显示面板的不同区域进行选择性驱动。

【技术实现步骤摘要】
移位缓存及栅极驱动电路、显示面板及设备和驱动方法
本公开的实施例涉及一种移位缓存电路、栅极驱动电路、显示面板、显示设备及驱动方法。
技术介绍
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driveronArray，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(IntegratedCircuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。
技术实现思路
本公开的实施例提供一种移位缓存电路，包括：移位寄存器和与所述移位寄存器连接的多个缓存器，其中，所述移位寄存器包括移位输出端；所述移位寄存器被配置为响应于移位时钟信号，从所述移位输出端输出移位输出信号；每个所述缓存器包括缓存输入端和缓存输出端，所述缓存输入端与所述移位输出端连接；每个所述缓存器被配置为响应于缓存时钟信号，从所述缓存输出端输出缓存输出信号。例如，在本公开实施例提供的移位缓存电路中，所述移位寄存器包括：移位输入电路，与移位输入端和移位上拉节点分别连接；第一移位复位电路，与所述移位上拉节点、第一移位下拉节点及第一电源端分别连接；移位输出电路，与所述移位上拉节点、移位时钟信号端及所述移位输出端分别连接；第一移位输出下拉电路，与所述移位输出端、所述第一移位下拉节点及所述第一电源端分别连接；第一下拉节点控制电路，与所述第一移位下拉节点、第一电源信号端及所述第一电源端分别连接；以及移位存储电容，与所述移位上拉节点及所述移位输出端分别连接。例如，在本公开实施例提供的移位缓存电路中，每个所述缓存器包括：缓存输入电路，与所述缓存输入端和缓存上拉节点分别连接；第一缓存复位电路，与所述缓存上拉节点、第一缓存下拉节点及第二电源端分别连接；缓存输出电路，与所述缓存上拉节点、缓存时钟信号端及所述缓存输出端分别连接；第一缓存输出下拉电路，与所述缓存输出端、所述第一缓存下拉节点及所述第二电源端分别连接；以及缓存存储电容，与所述缓存上拉节点及所述缓存输出端分别连接。例如，在本公开实施例提供的移位缓存电路中，所述第二电源端与所述第一电源端连接，所述第一缓存下拉节点与所述第一移位下拉节点连接。例如，在本公开实施例提供的移位缓存电路中，所述移位输入电路包括第一移位晶体管，所述第一移位晶体管的第一极与所述移位输入端连接，所述第一移位晶体管的栅极与所述移位输入端连接，所述第一移位晶体管的第二极与所述移位上拉节点连接；所述第一移位复位电路包括第二移位晶体管，所述第二移位晶体管的第一极与所述移位上拉节点连接，所述第二移位晶体管的栅极与所述第一移位下拉节点连接，所述第二移位晶体管的第二极与所述第一电源端连接；所述移位输出电路包括第三移位晶体管，所述第三移位晶体管的第一极与所述移位时钟信号端连接，所述第三移位晶体管的栅极与所述移位上拉节点连接，所述第三移位晶体管的第二极与所述移位输出端连接；所述第一移位输出下拉电路包括第四移位晶体管，所述第四移位晶体管的第一极与所述移位输出端连接，所述第四移位晶体管的栅极与所述第一移位下拉节点连接，所述第四移位晶体管的第二极与所述第一电源端连接；所述第一下拉节点控制电路包括第五移位晶体管和第六移位晶体管，所述第五移位晶体管的第一极与所述第一电源信号端连接，所述第五移位晶体管的栅极与所述第一电源信号端连接，所述第五移位晶体管的第二极与所述第一移位下拉节点连接，所述第六移位晶体管的第一极与所述第一移位下拉节点连接，所述第六移位晶体管的栅极与所述移位上拉节点连接，所述第六移位晶体管的第二极与所述第一电源端连接；所述移位存储电容的第一端与所述移位上拉节点连接，所述移位存储电容的第二端与所述移位输出端连接。例如，在本公开实施例提供的移位缓存电路中，所述缓存输入电路包括第一缓存晶体管，所述第一缓存晶体管的第一极与所述缓存输入端连接，所述第一缓存晶体管的栅极与使能信号端连接，所述第一缓存晶体管的第二极与所述缓存上拉节点连接；所述第一缓存复位电路包括第二缓存晶体管，所述第二缓存晶体管的第一极与所述缓存上拉节点连接，所述第二缓存晶体管的栅极与所述第一缓存下拉节点连接，所述第二缓存晶体管的第二极与所述第二电源端连接；所述缓存输出电路包括第三缓存晶体管，所述第三缓存晶体管的第一极与所述缓存时钟信号端连接，所述第三缓存晶体管的栅极与所述缓存上拉节点连接，所述第三缓存晶体管的第二极与所述缓存输出端连接；所述第一缓存输出下拉电路包括第四缓存晶体管，所述第四缓存晶体管的第一极与所述缓存输出端连接，所述第四缓存晶体管的栅极与所述第一缓存下拉节点连接，所述第四缓存晶体管的第二极与所述第二电源端连接；所述缓存存储电容的第一端与所述缓存上拉节点连接，所述缓存存储电容的第二端与所述缓存输出端连接。例如，在本公开实施例提供的移位缓存电路中，所述移位寄存器还包括：第二移位复位电路，与所述移位上拉节点、第二移位下拉节点及第一电源端分别连接；第二移位输出下拉电路，与所述移位输出端、所述第二移位下拉节点及所述第一电源端分别连接；以及第二下拉节点控制电路，与所述第二移位下拉节点、第二电源信号端及所述第一电源端分别连接，每个所述缓存器还包括：第二缓存复位电路，与所述缓存上拉节点、第二缓存下拉节点及所述第二电源端分别连接；以及第二缓存输出下拉电路，与所述缓存输出端、所述第二缓存下拉节点及所述第二电源端分别连接，所述第一电源信号端提供的第一电源信号与所述第二电源信号端提供的第二电源信号互为反向信号。例如，在本公开实施例提供的移位缓存电路中，所述第二移位复位电路包括第七移位晶体管，所述第七移位晶体管的第一极与所述移位上拉节点连接，所述第七移位晶体管的栅极与所述第二移位下拉节点连接，所述第七移位晶体管的第二极与所述第一电源端连接；所述第二移位输出下拉电路包括第八移位晶体管，所述第八移位晶体管的第一极与所述移位输出端连接，所述第八移位晶体管的栅极与所述第二移位下拉节点连接，所述第八移位晶体管的第二极与所述第一电源端连接；所述第二下拉节点控制电路包括第九移位晶体管和第十移位晶体管，所述第九移位晶体管的第一极与所述第二电源信号端连接，所述第九移位晶体管的栅极与所述第二电源信号端连接，所述第九移位晶体管的第二极与所述第二移位下拉节点连接，所述第十移位晶体管的第一极与所述第二移位下拉节点连接，所述第十移位晶体管的栅极与所述移位上拉节点连接，所述第十移位晶体管的第二极与所述第一电源端连接；所述第二缓存复位电路包括第五缓存晶体管，所述第五缓存晶体管的第一极与所述缓存上拉节点连接，所述第五缓存晶体管的栅极与所述第二缓存下拉节点连接，所述第五缓存晶体管的第二极与所述第二电源端连接；所述第二缓存输出下拉电路包括第六缓存晶体管，所述第六缓存晶体管的第一极与所述缓存输出端连接，所述第六缓存晶体管的栅极与所述第二缓存下拉节点连接，所述第六缓存晶体管的第二极与所述第二电源端连接。例如，在本本文档来自技高网...

【技术保护点】
1.一种移位缓存电路，包括：移位寄存器和与所述移位寄存器连接的多个缓存器，其中，所述移位寄存器包括移位输出端；所述移位寄存器被配置为响应于移位时钟信号，从所述移位输出端输出移位输出信号；每个所述缓存器包括缓存输入端和缓存输出端，所述缓存输入端与所述移位输出端连接；每个所述缓存器被配置为响应于缓存时钟信号，从所述缓存输出端输出缓存输出信号。

【技术特征摘要】
1.一种移位缓存电路，包括：移位寄存器和与所述移位寄存器连接的多个缓存器，其中，所述移位寄存器包括移位输出端；所述移位寄存器被配置为响应于移位时钟信号，从所述移位输出端输出移位输出信号；每个所述缓存器包括缓存输入端和缓存输出端，所述缓存输入端与所述移位输出端连接；每个所述缓存器被配置为响应于缓存时钟信号，从所述缓存输出端输出缓存输出信号。2.根据权利要求1所述的移位缓存电路，其中，所述移位寄存器包括：移位输入电路，与移位输入端和移位上拉节点分别连接；第一移位复位电路，与所述移位上拉节点、第一移位下拉节点及第一电源端分别连接；移位输出电路，与所述移位上拉节点、移位时钟信号端及所述移位输出端分别连接；第一移位输出下拉电路，与所述移位输出端、所述第一移位下拉节点及所述第一电源端分别连接；第一下拉节点控制电路，与所述第一移位下拉节点、第一电源信号端及所述第一电源端分别连接；以及移位存储电容，与所述移位上拉节点及所述移位输出端分别连接。3.根据权利要求2所述的移位缓存电路，其中，每个所述缓存器包括：缓存输入电路，与所述缓存输入端和缓存上拉节点分别连接；第一缓存复位电路，与所述缓存上拉节点、第一缓存下拉节点及第二电源端分别连接；缓存输出电路，与所述缓存上拉节点、缓存时钟信号端及所述缓存输出端分别连接；第一缓存输出下拉电路，与所述缓存输出端、所述第一缓存下拉节点及所述第二电源端分别连接；以及缓存存储电容，与所述缓存上拉节点及所述缓存输出端分别连接。4.根据权利要求3所述的移位缓存电路，其中，所述第二电源端与所述第一电源端连接，所述第一缓存下拉节点与所述第一移位下拉节点连接。5.根据权利要求2-4任一项所述的移位缓存电路，其中，所述移位输入电路包括第一移位晶体管，所述第一移位晶体管的第一极与所述移位输入端连接，所述第一移位晶体管的栅极与所述移位输入端连接，所述第一移位晶体管的第二极与所述移位上拉节点连接；所述第一移位复位电路包括第二移位晶体管，所述第二移位晶体管的第一极与所述移位上拉节点连接，所述第二移位晶体管的栅极与所述第一移位下拉节点连接，所述第二移位晶体管的第二极与所述第一电源端连接；所述移位输出电路包括第三移位晶体管，所述第三移位晶体管的第一极与所述移位时钟信号端连接，所述第三移位晶体管的栅极与所述移位上拉节点连接，所述第三移位晶体管的第二极与所述移位输出端连接；所述第一移位输出下拉电路包括第四移位晶体管，所述第四移位晶体管的第一极与所述移位输出端连接，所述第四移位晶体管的栅极与所述第一移位下拉节点连接，所述第四移位晶体管的第二极与所述第一电源端连接；所述第一下拉节点控制电路包括第五移位晶体管和第六移位晶体管，所述第五移位晶体管的第一极与所述第一电源信号端连接，所述第五移位晶体管的栅极与所述第一电源信号端连接，所述第五移位晶体管的第二极与所述第一移位下拉节点连接，所述第六移位晶体管的第一极与所述第一移位下拉节点连接，所述第六移位晶体管的栅极与所述移位上拉节点连接，所述第六移位晶体管的第二极与所述第一电源端连接；所述移位存储电容的第一端与所述移位上拉节点连接，所述移位存储电容的第二端与所述移位输出端连接。6.根据权利要求3或4所述的移位缓存电路，其中，所述缓存输入电路包括第一缓存晶体管，所述第一缓存晶体管的第一极与所述缓存输入端连接，所述第一缓存晶体管的栅极与使能信号端连接，所述第一缓存晶体管的第二极与所述缓存上拉节点连接；所述第一缓存复位电路包括第二缓存晶体管，所述第二缓存晶体管的第一极与所述缓存上拉节点连接，所述第二缓存晶体管的栅极与所述第一缓存下拉节点连接，所述第二缓存晶体管的第二极与所述第二电源端连接；所述缓存输出电路包括第三缓存晶体管，所述第三缓存晶体管的第一极与所述缓存时钟信号端连接，所述第三缓存晶体管的栅极与所述缓存上拉节点连接，所述第三缓存晶体管的第二极与所述缓存输出端...

【专利技术属性】
技术研发人员：金志河，韩承佑，商广良，姚星，郑皓亮，韩明夫，王志冲，袁丽君，林允植，吕敬，黄应龙，董学，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11