一种可配置多码长、多码率的LDPC译码器制造技术

一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，该译码器包括三层结构，顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；校验层模块包括校验核心单元，校验和计算单元。该译码器可实现对多种码长、多种码率进行灵活配置，并且能够提高译码器的吞吐率，适用于完成对多种码长、多种码率的低密度奇偶校验码LDPC的译码工作。

【技术实现步骤摘要】
一种可配置多码长、多码率的LDPC译码器
本专利技术涉及通信
，更进一步涉及无线通信
中一种可配置多码长、多码率的低密度奇偶校验码LDPC(LowDensityParityCheckCode)译码器。本专利技术提供一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器结构，该结构下的译码器具有多种码长、多种码率兼容，并且码长码率可灵活配置的特点，可适用于对多种码长、多种码率的低密度奇偶校验码LDPC的译码工作。
技术介绍
低密度奇偶校验码是20世纪60年代提出的具有稀疏校验矩阵的一类线性分组码。它的误码性能非常接近香农限，并且具有结构灵活，译码复杂度相对较低、并行操作等特点，非常适合硬件实现。因而在近年来的信道编译码领域得到了良好的发展。低密度奇偶校验码LDPC的码率构造比较灵活，可以构造任意码率，因此，针对不同业务需求，兼容不同码长、不同码率的低密度奇偶校验码LDPC译码器显得尤为重要。中国科学院微电子研究所在其申请的专利文献“一种高吞吐率的LDPC译码器”(专利申请号：200910081094.9，申请公开号：CN101854177A)中公开了一种高吞吐率低密度奇偶校验码译码器。该译码器包括输入缓存、校验节点运算单元、变量节点运算单元、输出缓存、控制逻辑单元和互联网络。其中：该译码器采用部分并行译码结构，使用x个变量节点运算单元、y个校验节点运算单元，x和y分别为H的基础矩阵的列数和行数，1个输入缓存、1个输出缓存。每个变量节点运算单元由信道信息存取器和外信息存储器构成，每个校验节点运算单元由1个计算输入最小值和输入次小值的运算单元构成。该专利技术在不增加硬件消耗的基础上，实现译码输入输出的同时进行，从而大大提高了译码器的吞吐率。该译码器存在的不足之处是，首先，该译码器所使用的变量节点计算单元、校验节点计算单元只对应了一种校验矩阵结构，码率单一，而对于不同业务的需求，该译码器无法满足多码长、多码率并存的译码需求，其次，该译码器并未对校验基矩阵参数的提取功能封装到一个固定模块，当码长，码率变化后，该译码器的移植困难，第三，该译码器采用的部分并行结构只解决了单码长、单码率的译码器在提高其吞吐率的同时兼顾较低的硬件资源消耗，并不适用于多码长、多码率的译码器。华为技术有限公司在其申请的专利文献“可变码长LDPC码编码或译码的方法与装置及编码器和译码器”(申请号CN200510012193.3，申请公开号CN1017411396A)中公开了一种可变码长的低密度奇偶校验码LDPC译码器。该译码器采用一组基指数矩阵存储单元存储基指数矩阵，并对各码长的基指数矩阵按照扩展因子进行扩展，得到校验矩阵，从而达到码长可变的目的。但是，该译码器仍然存在的不足之处是，该译码器虽然实现了码长的可变，并未实现码率的可变。而且，该译码器不能在同一系统中同时使用多种码长和多种码率。
技术实现思路
本专利技术的目的是针对上述现有技术存在的不足，提供一种可配置多码长、多码率的低密度奇偶校验码LDPC(LowDensityParityCheckCode)译码器结构，该结构下的译码器可实现多种码长、多种码率的兼容，多码长、多码率能够进行灵活配置，并且在提高译码器吞吐率的同时兼顾较低的硬件资源消耗，适用于完成对多种码长、多种码率的低密度奇偶校验码LDPC的译码工作。该译码器包括顶层模块、核心译码层模块、校验层模块的三层结构；所述顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；所述核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；所述校验层模块包括校验核心单元，校验和计算单元；所述宏定义单元，用于存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，将所有校验基矩阵按照不同的标准扩展因子进行扩展，得到与码长一一对应的校验矩阵；通过更换输入的低密度奇偶校验码LDPC译码器的校验基矩阵，实现不同码率的配置，通过更换输入的低密度奇偶校验码LDPC译码器的标准扩展因子，实现码长的配置；所述核心译码单元，采用部分并行结构，用于完成低密度奇偶校验码LDPC译码器的初始化、迭代译码、校验工作；所述变量信息处理单元VPU，用于更新变量节点的变量信息，变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各列权重为基准，选取相应的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大列数为基准，选取变量信息处理单元VPU的总数；所述校验信息处理单元CPU，用于更新校验节点的校验信息，校验信息处理单元CPU共有15种输入端口数量的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各行权重为基准，选取相应的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大行数为基准，选取校验信息处理单元CPU的总数量；所述迭代信息存储单元，包括迭代信息存储器和偏移地址生成器，所述偏移地址生成器用于产生迭代信息存储器的读写地址，偏移地址生成器利用宏定义单元输出的校验基矩阵元素的位置信息，按照逆序写入，顺序读出的方式产生迭代信息存储器的读写地址。本专利技术与现有技术相比较，具有如下优点：第一，由于本专利技术的宏定义单元，可以存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵，克服了现有技术中译码器所使用的变量节点计算单元、校验节点计算单元只对应了一种校验矩阵结构，存在的单一码率的问题，使得本专利技术可同时对多种码率的低密度奇偶校验码LDPC进行译码。第二，由于本专利技术的宏定义单元，可以存储低密度奇偶校验码LDPC译码器的多个标准扩展因子，将所有校验基矩阵按照不同的标准扩展因子进行扩展，得到与码长一一对应的校验矩阵，克服了现有技术中虽然可以实现码长的变换，但不能在同一系统中同时使用多种码长的问题，使得本专利技术在对低密度奇偶校验码LDPC进行译码时实现多种码长的兼容。第三，由于本专利技术的宏定义单元，可以存储低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，通过更换输入的低密度奇偶校验码LDPC译码器的校验基矩阵，实现不同码率的配置，通过更换输入的低密度奇偶校验码LDPC译码器的标准扩展因子，实现不同码长的配置，克服了现有技术中码长，码率变化后移植困难的问题，使得本专利技术中低密度奇偶校验码LDPC译码器的多码长，多码率能够进行灵活配置。第四，由于本专利技术的核心译码单元采用部分并行结构，变量信息处理单元VPU、校验信息处理单元CPU均有15种输入端口数量的模块，并且输入端口数量值大的变量信息处理单元VPU模块、校验信息处理单元CPU模块向下兼容输入端口数量值小的变量信息处理单元VPU模块、校验信息处理单元CPU模块，克服了现有技术中未涉及到多码长、多码率的译码器在提高其吞吐率的同时兼顾较低的硬件资源消耗的问题，使得本专利技术中的低密度奇偶校验码LDPC译码器在提高其吞吐率的同时兼顾较低的硬件资源消耗。附图说明图1是本专利技术三层结构图。图2是本专利技术顶层模块结构图。图本文档来自技高网...

【技术保护点】
1.一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，该译码器包括顶层模块、核心译码层模块、校验层模块的三层结构；所述顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；所述核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；所述校验层模块包括校验核心单元，校验和计算单元；所述宏定义单元，用于存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，将所有校验基矩阵按照不同的标准扩展因子进行扩展，得到与码长一一对应的校验矩阵；通过更换输入的低密度奇偶校验码LDPC译码器的校验基矩阵，实现不同码率的配置，通过更换输入的低密度奇偶校验码LDPC译码器的标准扩展因子，实现码长的配置；所述核心译码单元，采用部分并行结构，用于完成低密度奇偶校验码LDPC译码器的初始化、迭代译码、校验工作；所述变量信息处理单元VPU，用于更新变量节点的变量信息，变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各列权重为基准，选取相应的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大列数为基准，选取变量信息处理单元VPU的总数；所述校验信息处理单元CPU，用于更新校验节点的校验信息，校验信息处理单元CPU共有15种输入端口数量的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各行权重为基准，选取相应的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大行数为基准，选取校验信息处理单元CPU的总数量；所述迭代信息存储单元，包括迭代信息存储器和偏移地址生成器，所述偏移地址生成器用于产生迭代信息存储器的读写地址，偏移地址生成器利用宏定义单元输出的校验基矩阵元素的位置信息，按照逆序写入，顺序读出的方式产生迭代信息存储器的读写地址。...

【技术特征摘要】
1.一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，该译码器包括顶层模块、核心译码层模块、校验层模块的三层结构；所述顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；所述核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；所述校验层模块包括校验核心单元，校验和计算单元；所述宏定义单元，用于存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，将所有校验基矩阵按照不同的标准扩展因子进行扩展，得到与码长一一对应的校验矩阵；通过更换输入的低密度奇偶校验码LDPC译码器的校验基矩阵，实现不同码率的配置，通过更换输入的低密度奇偶校验码LDPC译码器的标准扩展因子，实现码长的配置；所述核心译码单元，采用部分并行结构，用于完成低密度奇偶校验码LDPC译码器的初始化、迭代译码、校验工作；所述变量信息处理单元VPU，用于更新变量节点的变量信息，变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各列权重为基准，选取相应的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大列数为基准，选取变量信息处理单元VPU的总数；所述校验信息处理单元CPU，用于更新校验节点的校验信息，校验信息处理单元CPU共有15种输入端口数量的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各行权重为基准，选取相应的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大行数为基准，选取校验信息处理单元CPU的总数量；所述迭代信息存储单元，包括迭代信息存储器和偏移地址生成器，所述偏移地址生成器用于产生迭代信息存储器的读写地址，偏移地址生成器利用宏定义单元输出的校验基矩阵元素的位置信息，按照逆序写入，顺序读出的方式产生迭代信息存储器的读写地址。2.根据权利要求1所述的一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，所述变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块是指，每种模块具有唯一的输入端口数量...

【专利技术属性】
技术研发人员：马卓，昶旭阳，杜栓义，张益嘉，张伟，龚威，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61