【技术实现步骤摘要】
一种可配置多码长、多码率的LDPC译码器
本专利技术涉及通信
，更进一步涉及无线通信
中一种可配置多码长、多码率的低密度奇偶校验码LDPC(LowDensityParityCheckCode)译码器。本专利技术提供一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器结构，该结构下的译码器具有多种码长、多种码率兼容，并且码长码率可灵活配置的特点，可适用于对多种码长、多种码率的低密度奇偶校验码LDPC的译码工作。
技术介绍
低密度奇偶校验码是20世纪60年代提出的具有稀疏校验矩阵的一类线性分组码。它的误码性能非常接近香农限，并且具有结构灵活，译码复杂度相对较低、并行操作等特点，非常适合硬件实现。因而在近年来的信道编译码领域得到了良好的发展。低密度奇偶校验码LDPC的码率构造比较灵活，可以构造任意码率，因此，针对不同业务需求，兼容不同码长、不同码率的低密度奇偶校验码LDPC译码器显得尤为重要。中国科学院微电子研究所在其申请的专利文献“一种高吞吐率的LDPC译码器”(专利申请号：200910081094.9，申请公开号：CN101854177A)中公开了一...
【技术保护点】
1.一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，该译码器包括顶层模块、核心译码层模块、校验层模块的三层结构；所述顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；所述核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；所述校验层模块包括校验核心单元，校验和计算单元；所述宏定义单元，用于存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，将所有校验基矩阵按照不...
【技术特征摘要】
1.一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，该译码器包括顶层模块、核心译码层模块、校验层模块的三层结构；所述顶层模块包括存储输入软信息单元，存储输出软信息单元，存储校验和单元，译码控制单元，宏定义单元，核心译码单元；所述核心译码层模块包括初始化单元，迭代控制单元，变量信息处理单元VPU，校验信息处理单元CPU，迭代信息存储单元，行逻辑连接单元，列逻辑连接单元，校验单元；所述校验层模块包括校验核心单元，校验和计算单元；所述宏定义单元，用于存储与码率一一对应的低密度奇偶校验码LDPC译码器的多个校验基矩阵以及多个标准扩展因子，将所有校验基矩阵按照不同的标准扩展因子进行扩展，得到与码长一一对应的校验矩阵；通过更换输入的低密度奇偶校验码LDPC译码器的校验基矩阵，实现不同码率的配置，通过更换输入的低密度奇偶校验码LDPC译码器的标准扩展因子，实现码长的配置；所述核心译码单元，采用部分并行结构，用于完成低密度奇偶校验码LDPC译码器的初始化、迭代译码、校验工作；所述变量信息处理单元VPU，用于更新变量节点的变量信息，变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各列权重为基准，选取相应的变量信息处理单元VPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大列数为基准，选取变量信息处理单元VPU的总数；所述校验信息处理单元CPU，用于更新校验节点的校验信息，校验信息处理单元CPU共有15种输入端口数量的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的各行权重为基准，选取相应的校验信息处理单元CPU模块，核心译码单元以宏定义单元输入的校验基矩阵的最大行数为基准，选取校验信息处理单元CPU的总数量；所述迭代信息存储单元，包括迭代信息存储器和偏移地址生成器，所述偏移地址生成器用于产生迭代信息存储器的读写地址，偏移地址生成器利用宏定义单元输出的校验基矩阵元素的位置信息，按照逆序写入，顺序读出的方式产生迭代信息存储器的读写地址。2.根据权利要求1所述的一种可配置多码长、多码率的低密度奇偶校验码LDPC译码器，其特征在于，所述变量信息处理单元VPU共有15种输入端口数量的变量信息处理单元VPU模块是指，每种模块具有唯一的输入端口数量...
【专利技术属性】
技术研发人员：马卓，昶旭阳，杜栓义，张益嘉，张伟，龚威，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61
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