用于为重定时的电路系统自动实现补偿重置的方法和装置制造方法及图纸

补偿初始化模块可被自动插入设计中以补偿在重置下更改设计行为的寄存器重定时。在集成电路的初始配置和解冻后，设备配置电路系统可提供调整序列长度以及开始信号到初始化模块以适当重置在集成电路上实现的重定时的用户逻辑。自动初始化模块可控制c周期初始化过程并且向用户逻辑指示何时c周期初始化已完成。用户逻辑可随后开始用户指定的重置序列。在用户指定的重置序列结束时，在集成电路上实现的用户逻辑可开始正常操作。备选的是，用户重置请求可也触发自动初始化模块以开始重置过程。

【技术实现步骤摘要】
用于为重定时的电路系统自动实现补偿重置的方法和装置
技术介绍
本专利技术涉及集成电路，并且更具体地说，涉及为集成电路设计内的寄存器实现延迟的重置。从一个技术节点到下一技术节点的每一次转变已产生了更小的晶体管几何结构并且因此在集成电路管芯上每单位面积实现的潜在更多功能性。如由减少的互连和单元延迟证明的，同步集成电路已进一步受益于此发展，这已经促成了性能提高。为进一步提高性能，已提议诸如寄存器重定时的解决方案，其中在组合逻辑的部分之中移动寄存器，由此实现在寄存器之间延迟的更平衡分布，并且因此可在潜在更高的时钟频率操作集成电路。典型地，使用时钟边缘触发的触发器来实现寄存器。在重定时前，在集成电路上电时，这些数字触发器也被供电到初始状态，但此初始状态可是未知的。因此，重置序列典型地被提供到触发器以重置触发器并将它们带到已知重置状态。然而，在重定时后，重定时的集成电路可与在重定时前的集成电路表现不同。在某些情况下，在重定时前提供到触发器的相同重置序列将不对重定时的触发器起作用。因此，将希望的是计及在重定时期间移动的触发器，来为重定时的触发器提供更新的重置序列并实现使用更新的重置序列来重置重定时的触发器的电路系统。本文中的实施例正是出现在此上下文内。
技术实现思路
本专利技术一般涉及集成电路，并且更具体地说，涉及用于使用由计算机辅助设计（CAD）工具生成的延迟的重置序列，自动重置重定时的电路系统的方法和装置。在集成电路设计计算器件上实现的CAD工具经常用于执行寄存器移动操作（例如，寄存器重定时、寄存器复制、寄存器合并）以改进电路设计的总体电路性能。为使用延迟的重置序列来准确地重置重定时的电路系统，集成电路可包括逻辑电路系统、配置电路系统和初始化模块。可在每时钟域基础上使用原始重置序列来重置逻辑电路系统。逻辑电路系统可将用于给定时钟域的时钟信号提供到初始化模块。初始化模块可接收可使用初始化模块内的同步电路来同步到时钟信号的来自配置电路系统或逻辑电路系统的重置触发信号（例如，来自配置电路系统的开始信号或来自逻辑电路系统的重置请求信号）。同步电路可生成对应同步的重置触发信号。初始化模块可包括接收同步的重置触发信号的计数器电路。编程逻辑电路系统以实现定制逻辑功能的配置电路系统也可提供对应于原始重置序列的计数值到计数器电路。初始化模块可被插进在逻辑电路系统与配置电路系统之间以将原始重置序列自动延迟计数值数量的时钟周期。因此，初始化模块中的计数器电路可提供计数信号到初始化模块中的重置控制电路。计数器电路已计数c个时钟周期时，重置控制电路可断言输送到逻辑电路系统的输出信号（例如，重置控制信号）。响应于去断言的重置触发信号，重置控制电路可去断言输出信号。这构成在重置控制信号与重置触发信号之间的握手操作。逻辑电路系统可包括重置状态机，其接收来自重置控制电路的重置控制信号（或简称为控制信号）。重置状态机可响应于指示在用户逻辑电路的操作期间的错误的接收的错误信号，输出请求信号。重置状态机也可将重置信号输出到用户逻辑电路，更具体地说，到用户逻辑电路内的寄存器，以实现重置序列（例如，调整序列、原始序列等）。从附图和下面的详细描述中，本专利技术的另外的特征、它的性质和各种优势将更加显而易见。本专利技术提供了如下的技术方案：1.一种集成电路，包括：使用重置序列被重置的逻辑电路系统；配置电路系统，所述配置电路系统编程所述逻辑电路系统以实现定制逻辑功能，并且所述配置电路系统提供计数值c；以及初始化模块，所述初始化模块被插进在所述逻辑电路系统与所述配置电路系统之间，并且所述初始化模块自动将所述重置序列延迟c个时钟周期。2.根据技术方案1所述的集成电路，其中所述初始化模块接收来自所述逻辑电路系统的时钟信号。3.根据技术方案2所述的集成电路，其中所述初始化模块接收来自所述配置电路系统和所述逻辑电路系统中的选择的一个的重置触发信号。4.根据技术方案3所述的集成电路，其中所述重置触发信号包括从所述配置电路系统输送到所述初始化模块的开始信号。5.根据技术方案3所述的集成电路，其中所述重置触发信号包括从所述逻辑电路系统输送到所述初始化模块的请求信号。6.根据技术方案3所述的集成电路，其中所述初始化模块包括用于同步所述重置触发信号与所述时钟信号以产生同步的重置触发信号的同步电路。7.根据技术方案3所述的集成电路，其中所述初始化模块进一步包括由所述同步的重置触发信号启用的计数器电路。8.根据技术方案7所述的集成电路，其中所述初始化模块进一步包括监视所述计数器电路何时已计数c个时钟周期的重置控制电路。9.根据技术方案8所述的集成电路，其中所述重置控制电路接收所述重置触发信号并执行与所述重置触发信号的握手协议。10.根据技术方案9所述的集成电路，其中所述重置控制电路在所述计数器已计数c个时钟周期时断言输出信号，并且响应于所述重置触发信号的去断言，所述重置控制电路去断言所述输出信号，并且其中所述输出信号被输送到所述逻辑电路系统。11.一种操作包括逻辑电路系统、配置电路系统和初始化模块的集成电路的方法，所述方法包括：利用所述配置电路系统，编程所述逻辑电路系统以实现定制逻辑功能；利用所述配置电路系统，提供计数值c；利用所述初始化模块，如果所述计数值c大于零，则自动将重置序列延迟c个时钟周期，其中所述初始化模块耦合在所述逻辑电路系统与所述配置电路系统之间；以及在所述c个时钟周期延迟后，使用所述重置序列，重置所述逻辑电路系统。12.根据技术方案11所述的方法，进一步包括：利用所述配置电路系统，断言指示所述逻辑电路系统的所述编程何时完成的配置完成信号；以及利用所述配置电路系统，在紧跟在所述配置完成信号的所述断言后的解冻周期后，断言初始化完成信号。13.根据技术方案11所述的方法，进一步包括：利用所述初始化模块中的计数器电路，生成计数器输出；以及利用所述初始化模块中的重置控制电路，接收来自所述计数器电路的所述计数器输出和来自所述逻辑电路系统的请求信号。14.根据技术方案13所述的方法，进一步包括：响应于确定所述计数器输出等于零，使用所述重置控制电路来断言重置控制信号；以及响应于确定所述请求信号被去断言，去断言所述重置控制信号。15.根据技术方案13所述的方法，进一步包括：利用所述逻辑电路系统，断言所述请求信号；响应于确定所述计数器输出等于零，在断言所述请求信号时，使用所述重置控制电路来断言重置控制信号；以及只要所述请求信号被断言，便保持所述重置控制信号被断言。16.一种集成电路，包括：逻辑电路系统，其输出请求信号和时钟信号；配置电路系统，其输出计数器值c和开始信号；以及初始化模块，其接收来自所述逻辑电路系统的所述请求信号和所述时钟信号，并且其也接收来自所述配置电路系统的所述计数器值c和所述开始信号。17.根据技术方案16所述的集成电路，其中所述初始化模块包括：计数器电路，所述计数器电路被初始化到所述计数器值c，所述计数器电路由所述开始信号和所述请求信号中的选择的一个选择性地启用，并且所述计数器电路由所述时钟信号控制。18.根据技术方案17所述的集成电路，其中所述初始化模块进一步包括：重置控制电路，所述重置控制电路监视所述计数器电路何时展示零的计数值，所述重置控制电路接收所述请求信号，并且所述重本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：使用重置序列被重置的逻辑电路系统；配置电路系统，所述配置电路系统编程所述逻辑电路系统以实现定制逻辑功能，并且所述配置电路系统提供计数值c；以及初始化模块，所述初始化模块被插进在所述逻辑电路系统与所述配置电路系统之间，并且所述初始化模块自动将所述重置序列延迟c个时钟周期。

【技术特征摘要】
2017.02.02 US 15/4229711.一种集成电路，包括：使用重置序列被重置的逻辑电路系统；配置电路系统，所述配置电路系统编程所述逻辑电路系统以实现定制逻辑功能，并且所述配置电路系统提供计数值c；以及初始化模块，所述初始化模块被插进在所述逻辑电路系统与所述配置电路系统之间，并且所述初始化模块自动将所述重置序列延迟c个时钟周期。2.根据权利要求1所述的集成电路，其中所述初始化模块接收来自所述逻辑电路系统的时钟信号。3.根据权利要求1-2中任一项所述的集成电路，其中所述初始化模块接收来自所述配置电路系统和所述逻辑电路系统中的选择的一个的重置触发信号。4.根据权利要求3所述的集成电路，其中所述重置触发信号包括从所述配置电路系统输送到所述初始化模块的开始信号。5.根据权利要求3所述的集成电路，其中所述重置触发信号包括从所述逻辑电路系统输送到所述初始化模块的请求信号。6.根据权利要求3所述的集成电路，其中所述初始化模块包括用于同步所述重置触发信号与所述时钟信号以产生同步的重置触发信号的同步电路。7.根据权利要求3所述的集成电路，其中所述初始化模块进一步包括由所述同步的重置触发信号启用的计数器电路。8.根据权利要求7所述的集成电路，其中所述初始化模块进一步包括监视所述计数器电路何时已计数c个时钟周期的重置控制电路。9.根据权利要求8所述的集成电路，其中所述重置控制电路接收所述重置触发信号并执行与所述重置触发信号的握手协议。10.根据权利要求9所述的集成电路，其中所述重置控制电路在所述计数器电路已计数c个时钟周期时断言输出信号，并且响应于所述重置触发信号的去断言，所述重置控制电路去断言所述输出信号，并且其中所述输出信号被输送到所述逻辑电路系统。11.一种操作包括逻辑电路系统、配置电路系统和初始化模块的集成电路的方法，所述方法包括：利用所述配置电路系统，编程所述逻辑电路系统以实现定制逻辑功能；利用所述配置电路系统，提供计数值c；利用所述初始化模块，如果所述计数值c大于零，则自动将重置序列延迟c个时钟周期，其中所述初始化模块耦合在所述逻辑电路系统与所述配置电路系统之间；以及在所述c个时钟周期延迟后，使用所述重置序列，重置所述逻辑电路系统。12.根据权利要求11所述的方法，进一步包括：利用所述配置电路系统，断言指示所述逻辑电路系统的所述编程何时完成的配置完成信号；以及利用所述配置电路系统，在紧跟在所述配置完成信号的所述断言后的解冻周期后，断言初始化完成信号。13.根据权利要求11-12中任一项所述的方法，进一步包括：利用所述初始化模块中的计数器电路，生成计数器输出；以及利用所述初始化模块中的重置控制电路，接收来自所述计数器电路的所述计数器输出和来自所述逻辑电路系统的请求信号。14.根据权利要求13所述的方法，进一步包括：响应于确定所述计数器输出等于零，...

【专利技术属性】
技术研发人员：M伊耶尔，S阿特萨特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US