一种实现芯片互联超高带宽的方法及芯片互联结构技术

本发明专利技术揭示了一种实现芯片互联超高带宽的方法及芯片互联结构，方法包括采用位于晶圆顶部的至少两层金属层作为互联线的布线层，根据两层金属层的连线间距、互联线的线宽，以及每个互联线的带宽计算达到目标互联带宽时互联线需要占用芯片边长的长度，使两芯片上需要互联的端部相对设置，根据互联线需要占用芯片边长的长度将两芯片进行互联。本发明专利技术可使芯片互联后获得超过12.8Tbps的互联带宽，适用于边长为10mm～30mm的芯片互联。

An ultra high bandwidth interconnection method and chip interconnection structure for chip interconnection

The invention discloses a method for realizing ultra high bandwidth of interconnected chip and the structure of interconnected chip. The method includes using at least two layers of metal layer at the top of the wafer as the wiring layer of the interconnection line. According to the interconnect distance of the two layers of metal layer, the line width of the interconnected line, and the bandwidth calculation of each interconnected line, the interconnected bandwidth of the target is reached. The interconnected line needs to take up the length of the chip's edge, so that the two chip needs the relative end of the interconnect, and the two chip is interconnected according to the length of the chip that needs to take up the length of the chip. The invention can obtain the interconnection bandwidth exceeding 12.8Tbps by the chip interconnection, and is suitable for the chip interconnection of 10mm to 30mm.

【技术实现步骤摘要】
一种实现芯片互联超高带宽的方法及芯片互联结构
本专利技术涉及一种集成电路
，尤其是涉及一种实现芯片互联超高带宽的方法及芯片互联结构。
技术介绍
随着集成电路的日益发展，芯片的集成越来越高，常采用系统级封装可以将多个相同或不同的芯片通过基板、硅基内插转接板或者硅通孔堆叠形成更高集成度的芯片，使得集成后的芯片可以满足更高的带宽要求。目前，集成后的单颗芯片内可以满足6.5Tbps的带宽。为了使芯片获得更高的带宽，如12.8Tbps，则需要通过芯片互联技术可以将2个或者多个芯片进行互联。通常，芯片互联的有效带宽可以通过带宽长度(um/Gbps)、带宽面积开销(um2/Gbps)，以及带宽功耗开销(mW/Gbps)来衡量，三者数值越小越好。下面分析芯片通过三种封装技术互联后所能达到的带宽。以高速Serdes互联为例，在7nm工艺制程下，Serdes最高速率可达112Gbps，通常一对差分对在高度上至少需要7x148.5um＝1039.5um。若芯片的高度为26mm并且Serdes在摆放时Serdes之间不留空隙，则最多可以摆放Serdes的个数为26x1000/1039.5＝25个，即高度为26mm的芯片最多支持双向5.6Tbps(2x25x112Gbps)，无法满足双向12.8Tbps的互联带宽。若通过提高芯片的高度来摆放更多的Serdes，则导致最终的芯片尺寸过大，制作成本高。同样的，在7nm工艺制程下，高速serdes通过凸块相连接，每对差分对的最大功耗为500毫瓦，一个芯片上集成的25个差分对需要消耗的功耗为12.5瓦，若单个芯片最大功耗为125瓦，则2个芯片之间为了通讯需要消耗的功耗占到总功耗的10％(12.5+12.5/125+125)。进一步地，在7nm工艺制程下，高速Serdes每对差分对的面积是0.9平方毫米，25个差分对占用的面积为22.5平方毫米，相当于一个小芯片的尺寸。又如一颗ASIC芯片通过硅基内插转接板和HBM2内存芯片互连，微凸块之间的间距是50um，每个信道包含212个信号线，其中有128个数据信号，每个数据信号速率最高可以达到2.5Gb/s，经过计算可以得知26mm的裸片高度上，如果采用这种技术，最高支持的带宽只能达到0.78Tbps，远远小于双向12.8Tbps的带宽要求。另外，微凸块互连技术由于要基于硅基内插转接板互连，封装的价格比较昂贵，良率低。硅通孔3D封装技术是通过将多个硅片在垂直方向上直接叠放在一起，中间通过硅通孔和微凸块互连，通常用于将多个大容量的DRAM颗粒组装成单个更大容量的内存芯片。由于存在微凸块，同在存在带宽受限的问题，更重要的是，2个大的芯片通过微通孔互连，如果单个芯片的最大功耗过大，如超过100瓦，则封装后的芯片散热性低。
技术实现思路
本专利技术的目的在于克服现有技术的缺陷，提供一种实现芯片互联超高带宽的方法及芯片互联结构，可使芯片互联后获得超高的互联带宽，如使芯片互联后获得超过12.8Tbps的双向互联带宽。为实现上述目的，本专利技术提出如下技术方案：一种实现芯片互联超高带宽的方法，包括S1，采用位于晶圆顶部的至少两层金属层作为互联线的布线层，所述互联线用于两芯片之间的互联；S2，根据两层金属层的连线间距、互联线的线宽，以及每个互联线的带宽计算达到目标互联带宽时互联线需要占用芯片边长的长度；S3，将两芯片并排放置，并旋转其中一芯片，使两芯片上需要互联的两端两两对齐，根据互联线需要占用芯片边长的长度将两芯片进行互联。优选地，所述两芯片完全相同。优选地，所述芯片上设有复数发送信号引脚和接收信号引脚，所述发送信号引脚按编号顺序排布，接收信号引脚按编号逆序排布或所述发送信号引脚按编号逆序排布，接收信号引脚按编号顺序排布。优选地，所述芯片的边长为10mm～30mm。优选地，所述两层金属层的连线间距为720nm，每根互联线的线宽为360nm，每根互联线的带宽为大于1Gbps。优选地，步骤S2中，达到目标互联带宽时互联线需要占用芯片边长的长度根据如下步骤计算：S201，根据互联线的带宽计算达到目标互联带宽时所需互联线数量；S202，根据互联线数量以及互联线的线宽计算达到目标互联带宽时互联线占用芯片边长的长度。优选地，在步骤S3中，将芯片旋转180度使两芯片上需要互联的两端两两对齐。优选地，一种芯片互联结构，采用上述方法互联形成。本专利技术的有益效果是：与现有技术相比，本专利技术所述的实现芯片互联超高带宽的方法及芯片互联结构，使得芯片互联后的带宽长度、带宽面积开销，以及带宽功耗开销达到最优，且使得芯片互联后超过12.8Tbps的超高带宽，适用于边长长度为10mm～30mm的芯片，封装成本低、散热好，工艺简单，提高芯片的良率。附图说明图1是本专利技术的实现芯片互联超高带宽的方法流程图；图2是本专利技术的晶圆结构示意图；图3是本专利技术的计算互联线需要占用芯片边长长度的方法流程图；图4是本专利技术的两芯片排布，以及旋转示意图；图5是本专利技术的两芯片互联后结构示意图。具体实施方式下面将结合本专利技术的附图，对本专利技术实施例的技术方案进行清楚、完整的描述。本专利技术所揭示的一种实现芯片互联超高带宽的方法及芯片互联结构，适用于边长尺寸大于或等于10mm的芯片之间的互联，尤其适用于边长尺寸为10mm～30mm的芯片之间的互联，可使芯片互联后获得超高的互联带宽，如使芯片互联后获得超过12.8Tbps的双向互联带宽。如图1所示，一种实现芯片互联超高带宽的方法，包括如下步骤：S1，采用位于晶圆顶部的至少两层金属层作为互联线的布线层，所述互联线用于芯片之间的互联；具体地，如图2所示，晶圆用于实现电子元器件之间的电气连接，晶圆的结构，其包括多层金属层，对于复杂的芯片设计，常用到10层以上的金属层，目的是为了提高晶体管之间的连通率。在晶圆中每两层金属层的连线间距可相同或不同，如图2中所示的第一金属层与第二金属的连线间距为80nm，第七金属层与第八金属层的连线间距为360nm，第N-1金属层与第N金属层的连线间距720nm，即位于晶圆顶部的两层金属层的连线间距为720nm。实施时，以位于晶圆顶部的两层金属层的连线间距为720nm为最佳。进一步地，本专利技术通过采用晶圆顶部至少两层金属层作为互联线的布线层，可减少了芯片封装的成本，简化封装工艺。根据两层金属层的连线间距、互联线的线宽，以及每个互联线的带宽计算达到目标互联带宽时互联线需要占用芯片边长的长度；具体地，两层金属层的连线间距和互联线的线宽可以通过供应商获得，如两层金属层的连线间距为720nm，互联线的线宽为360nm。不同的工艺有不同的尺寸，因此，本专利技术中两层金属层的连线间距不限于720nm，互联线的线宽为不限于360nm。具体实施时，以金属层的连线间距为720nm，互联线的线宽为360nm最佳。进一步地，本专利技术中每根互联线的带宽大于1Gbps，互联线的带宽可以通过相应的工艺获得，如在7nm工艺条件下，每个互联线的带宽可以达到1.5Gbps。具体实施时，以每个互联线的带宽为1.5Gbps为最佳。本实施例中，以金属层连线间距为720nm、互联线线宽为360nm，以及边长为20mm的芯片和边长为30mm的芯片，详细说明如何计算达到目标互联带宽时互联线需要占用芯片边长的长度。本文档来自技高网...

【技术保护点】
1.一种实现芯片互联超高带宽的方法，其特征在于，包括S1，采用位于晶圆顶部的至少两层金属层作为互联线的布线层，所述互联线用于两芯片之间的互联；S2，根据两层金属层的连线间距、互联线的线宽，以及每个互联线的带宽计算达到目标互联带宽时互联线需要占用芯片边长的长度；S3，将两个芯片并排放置，并旋转其中一芯片，使两芯片上需要互联的两端两两对齐，根据互联线需要占用芯片边长的长度将两芯片进行互联。

【技术特征摘要】
1.一种实现芯片互联超高带宽的方法，其特征在于，包括S1，采用位于晶圆顶部的至少两层金属层作为互联线的布线层，所述互联线用于两芯片之间的互联；S2，根据两层金属层的连线间距、互联线的线宽，以及每个互联线的带宽计算达到目标互联带宽时互联线需要占用芯片边长的长度；S3，将两个芯片并排放置，并旋转其中一芯片，使两芯片上需要互联的两端两两对齐，根据互联线需要占用芯片边长的长度将两芯片进行互联。2.根据权利要求1所述的方法，其特征在于，所述两芯片完全相同。3.根据权利要求1所述的方法，其特征在于，所述芯片上设有复数发送信号引脚和接收信号引脚，所述发送信号引脚按编号顺序排布，接收信号引脚按编号逆序排布或所述发送信号引脚按编号逆序排布，接收信号引脚按编号顺序排布。4.根据权利要求...

【专利技术属性】
技术研发人员：许俊，段光生，郑晓阳，
申请(专利权)人：盛科网络苏州有限公司，
类型：发明
国别省市：江苏,32