一种电源钳位ESD保护电路制造技术

本发明专利技术公开了一种电源钳位ESD保护电路，包括ESD上升时间检测电路、施密特触发器、主放电MOS管栅压控制电路、主放电MOS管，所述的电源钳位ESD保护电路，只检测ESD电压的上升时间段，所述主放电MOS管工作于线性区。本发明专利技术通过检测电源钳位主ESD器件的电压上升时间，配合放电回路，实现了集成电路的ESD保护，且电路中只需要极小的电容，因此可以极大地减小集成电路的面积，使集成电路具有更高效的面积使用率，具有良好的工艺兼容性。同时，对电源电压毛刺也具有较大的容差能力。

A power pliers ESD protection circuit

The invention discloses a power clamp ESD protection circuit, which includes a ESD rise time detection circuit, a Schmidt trigger, a main discharge MOS gate pressure control circuit, a main discharge MOS tube, and the power clamp ESD protection circuit, which only detects the rise time of the ESD voltage, and the main discharge MOS pipe works in a linear area. The invention realizes the ESD protection of the integrated circuit by detecting the voltage rising time of the power clamp main ESD device and the discharge circuit, and only the small capacitance is needed in the circuit. Therefore, the area of the integrated circuit can be greatly reduced, the integrated circuit has a more efficient area usage rate and has good process compatibility. . At the same time, the power supply voltage burr also has greater tolerance.

【技术实现步骤摘要】
一种电源钳位ESD保护电路
本专利技术涉及磁性传感器领域，特别涉及一种电源钳位ESD保护电路。
技术介绍
现有的VDD到地的ESD（静电释放）方案中，通常使用了电容和放电电阻，电容用于吸收高频的ESD尖峰，放电电阻则是将ESD的能量以发热的形式消耗掉。由于ESD电压能达到数千伏，因此必须使用较大容值的电容才能承受较高的ESD电压。在现有的电源钳位ESD保护电路中，大容值的电容占据的面积很大，且由于放电器件为表面效应的MOS器件，导电能力不高，ESD保护效率较低。
技术实现思路
针对上述技术问题，本专利技术的目的是提供一种新型的电源钳位ESD保护电路，其电容较小、提高了放电效率。为达到上述目的本专利技术采用如下技术方案：一种电源钳位ESD保护电路，包括ESD上升时间检测电路、施密特触发器、主放电MOS管栅压控制电路、主放电MOS管，所述的电源钳位ESD保护电路，只检测ESD电压的上升时间段，所述主放电MOS管工作于线性区。在一些实施例中，所述ESD上升时间检测电路在有较大ESD电压时，输出信号为高电平；在无较大ESD电压时，输出信号为低电平。在一些实施例中，所述施密特触发器的输入端连接至所述ESD上升时间检测电路的输出端，在有较大ESD电压时，所述施密特触发器的输出信号为低电平；在无较大ESD电压时，所述施密特触发器的输出信号为高电平。在一些实施例中，所述主放电MOS管栅压控制电路的输入端连接至所述施密特触发器的输出端，在有较大ESD电压时，所述主放电MOS管栅压控制电路输出信号为高电平；无较大ESD电压时，所述主放电MOS管栅压控制电路输出信号为低电平。在一些实施例中，所述主放电MOS管是NMOS，所述NMOS的基极连接至主放电MOS管栅压控制电路的输出端，所述NMOS的漏极连接至电源，所述NMOS的源极连接至系统地。在一些实施例中，所述主放电MOS管在无ESD电压时工作于截止区。与现有技术相比，本专利技术具有如下有益效果：放电期间，放电MOS管工作于线性区，提高了放电能力。由于只检测上电时间段，不需要大电容，减小了电源钳位电路的面积，提高了硅片的使用效率。附图说明图1是根据本专利技术的一种新型的电源钳位ESD保护电路的整体结构图图2是ESD上升时间检测电路的电路图图3是施密特触发器的电路图图4是主放电MOS管栅压控制的电路图图5是主放电MOS管的原理图具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。图1是电源钳位ESD保护电路的整体结构图。其由ESD上升时间检测电路101、施密特触发器102，主放电MOS管栅压控制电路103和主放电MOS管104构成。下面分别介绍各个模块的工作原理。图2是ESD上升时间检测电路的内部电路图。当VDD到GND发生正的ESD事件时，该电路会检测ESD事件的上升边沿。此时，PMOS管201处于截止状态，NMOS管204处于线性工作区，且可以看成一个电阻。当VDD电平大于Vt时PMOS管202处于反型区，其可以看成一个电容，节点VDET时间常数由NMOS管204的等效电阻和PMOS管202的等效电容共同决定。随着VDD电压迅速上升，电容PMOS管202的等效电容对节点VDET充电，因NMOS管204的等效电阻放电能力有限，节点VDET会在一定的时间段T1内保持高电平，T1与节点VDET时间常数有关，也与图3所示的施密特触发器的低电平翻转点有关。电阻206与NMOS管205组成localGGNMOS，以保护接到节点VDET的施密特触发器的输入级。图3是施密特触发器的电路图。在时间段T1内，PMOS管301和与PMOS管302处于截止状态；NMOS管303和NMOS管304处于开启状态，节点VTRIOUT处于低电平状态。图4是主放电MOS管栅压控制电路图。在时间段T1内，因节点VTRIOUT处于低电平状态，PMOS管401处于开启状态。在ESD上电阶段，PMOS管401处于类似于可变电阻的工作状态，PMOS管403处于反型区，类似于一个电容，NMOS管402处于截止状态。二极管接法的NMOS管404和NMOS管405工作于箝位二极管状态，在这段时间内，由PMOS管401、PMOS管403、NMOS管404和NMOS管405，这四个MOS管共同作用决定了节点VGATE的电压。图5是ESD主放电MOS管原理图。在时间段T1内，由图4所示的主放电MOS管栅压控制电路决定了节点VGATE的电压。可以通过改变PMOS管401、PMOS管403、NMOS管404和NMOS管405的参数设置，使VGATE电压在T1的末断，NMOS管501进入到NPN工作模式，即工作于线性区。因节点VGATE的电压保持时间由节点VDET时间常数与施密特触发器的低电平翻转点共同决定，通过电路参数的选取，就可以使ESD检测电路不必要检测ESD放电完整的时间段，而只需要满足覆盖到NMOS管501进入到NPN工作模式的时间即可，也就是满足覆盖ESD电流的上升时间段即可。如此，即可大大减小ESD检测电路的面积。在正常的VDD上电过程中，因上电时间相比于ESD放电时间较长，上电斜率较为平缓，图2中NMOS管204的电阻对节点VDET的放电能力相对足够，节点VDET一直处于低电平。图3所示的施密特触发器电路中，PMOS管301和与PMOS管302处于开启状态，NMOS管303和NMOS管304处于截止状态，节点VTRIOUT处于高电平状态。图4所示的主放电MOS管栅压控制电路中，PMOS管401处于截止状态，NMOS管402处于开启状态，节点VGATE处于低电平。图5所示ESD主放电回路电路中的NMOS管501处于截止状态。在芯片正常工作时，节点VDET处于低电平；图3所示的施密特触发器电路中，PMOS管301和与PMOS管302处于开启状态，NMOS管303和NMOS管304处于截止状态，节点VTRIOUT处于高电平状态。图4所示的主放电MOS管栅压控制电路中，PMOS管401处于截止状态，NMOS管402处于开启状态，节点VGATE处于低电平。图5所示ESD主放电回路电路中的NMOS管501处于截止状态。在芯片正常工作时，如果VDD存在毛刺，因稳定工作时存在的压差VDD-VDET=VDD，图所示的施密特触发器电路中PMOS管301和与PMOS管302处于强上拉状态，能有效地减小VTRIOUT电压的毛刺。所以，本专利技术的ESD保护电路具有较强的电源毛刺抑制能力。本实施例提供的电源钳位ESD保护电路，通过只检测ESD放电的上升时间段，减小电源钳位电路中ESD检测电路的电容大小，使集成电路具有更高效的面积使用率，具有良好的工艺兼容性；调整ESD放电器件的栅极电压，使放电器件工作于线性区，改变传统电源钳位电路中的MOS管工作模式，以提高放电器件的放电效率；同时，通过调整ESD放电器件的栅极电压减小放电器件的开启阈值，使之小于内部NMOS的开启阈值，从而保证内部器件在ESD期间不开启，达到保护芯片内部的目的。本文档来自技高网...

【技术保护点】
1.一种电源钳位ESD保护电路，其特征在于，包括ESD上升时间检测电路、施密特触发器、主放电MOS管栅压控制电路及主放电MOS管，所述的电源钳位ESD保护电路，只检测ESD电压的上升时间段，所述主放电MOS管工作于线性区。

【技术特征摘要】
1.一种电源钳位ESD保护电路，其特征在于，包括ESD上升时间检测电路、施密特触发器、主放电MOS管栅压控制电路及主放电MOS管，所述的电源钳位ESD保护电路，只检测ESD电压的上升时间段，所述主放电MOS管工作于线性区。2.根据权利要求1所述的一种电源钳位ESD保护电路，其特征在于，所述ESD上升时间检测电路在有较大ESD电压时，输出信号为高电平；在无较大ESD电压时，输出信号为低电平。3.根据权利要求1所述的一种电源钳位ESD保护电路，其特征在于，所述施密特触发器的输入端连接至所述ESD上升时间检测电路的输出端，在有较大ESD电压时，所述施密特触发器的输出信号为低电平；在无较大ESD电压时，所述施密特触发器的...

【专利技术属性】
技术研发人员：王于波，庞振江，王峥，王海宝，郭彦，李胜芳，林秀龙，
申请(专利权)人：北京智芯微电子科技有限公司，江苏多维科技有限公司，
类型：发明
国别省市：北京,11