一种用于CMOS图像传感器中的高速数据读出电路制造技术

本发明专利技术涉及一种用于CMOS图像传感器中的高速数据读出电路，该电路用于对感光面阵输出的电压进行采样保持、AD转换、高速接口输出，适用于采用列级ADC的高帧速率CMOS图像传感器。所述高速数据传输电路连接在每列像素之后，由采样保持电路、列ADC电路、列LVDS输出电路组成。电路将每列像素输出的复位信号、光生信号通过流水线采样保持电路、列ADC电路进行模数转换，再通过流水线式锁存保持电路输出到列LVDS电路，实现数据的高速传输。按照本发明专利技术的方法可以实现各种面阵的高速数据传输，并且具有较小的电路规模。

A high speed data readout circuit for CMOS image sensor

The invention relates to a high speed data readout circuit used in the CMOS image sensor, which is used for sampling and keeping the voltage output of the sensor array, AD conversion, and high speed interface output, and is suitable for high frame rate CMOS image sensors using the column level ADC. The high-speed data transmission circuit is connected to each column pixel, and is composed of a sample and hold circuit, a column ADC circuit and a column LVDS output circuit. The circuit can convert the reset signal and optical signal out of each column of pixels through the pipelined sampling and holding circuit, the column ADC circuit for analog digital conversion, and then output to the column LVDS circuit through the pipelined latch and hold circuit, so as to realize the high-speed transmission of the data. According to the method of the invention, high speed data transmission of various array can be realized, and the circuit scale is smaller.

【技术实现步骤摘要】
一种用于CMOS图像传感器中的高速数据读出电路
本专利技术涉及CMOS图像传感器领域，特别时一种用于CMOS图像传感器中的中高速数据传输读出电路，适用于采用列级ADC电路结构，在保证AD转换精度的基础上有效提高数据传输速率。
技术介绍
CMOS(互补金属氧化物半导体)图像传感器一般包括光敏像元阵列、行与列译码电路、读出电路等。光敏像元阵列将光信号转化为电信号，行/列译码电路完成对像元阵列中感兴趣区域像元的寻址，读出电路读出并处理被寻址的像元光生信号。CMOS图像传感器有两种曝光方式：滚动曝光和全局曝光。4T滚动曝光像元可以通过相关双采样来降低噪声，但每行曝光不同时，在全画幅高速拍摄图像时，曝光的非同时性会引起图像失真与变形；5T结构像元可以实现全局同时曝光，在保证信号数模转换精度的同时，优化读出电路结构和时序可进一步提高图像传感器的帧频。在CMOS图像传感器中，ADC的集成方式主要有三种架构：芯片级、像素级和列并行级。芯片级ADC将核心器件与单个ADC模块集成在一块芯片上，此结构在面积占用小、像素填充因子较高，但功耗高且非并行处理，对ADC转换速度要求很高。像素级ADC即每个像素或几个像素共用一个ADC，采样完全并行的工作方式，信噪比高、ADC速度要求低、功耗小，但其填充因子低，且暗电流和像素间串扰影响大。列级ADC即像素阵列中每列像素共用一个ADC，像素阵列逐行读取，这一行像素通过每个列ADC并行工作进行模数转换，然后再串行逐个传输到接口输出。列级ADC是对芯片级ADC和像素级ADC的折衷，设计难度低且扩展性强，可以适应大阵列高速数据传输的需求。专利技术内容本专利技术解决的技术问题：克服现有技术的不足，提供了一种用于CMOS图像传感器中的中高速数据传输读出电路，对像素阵列输出电压信号进行放大、采样保持、模数转换、接口输出，能在保证数据精度的情况下，提高数据传输速率，从而提高CMOS图像传感器的帧频。本专利技术的技术解决方案是：提供一种用于CMOS图像传感器中的中高速数据传输读出电路，CMOS图像传感器共Q列，高速数据传输电路包括Q/N个传输通道，每个传输通道包括N个列读出电路和N路选通模块，每个列读出电路包括可编程增益放大电路、采样保持电路、列模数转换电路其中：可编程增益放大电路接收外部输入的参考电压和对应列图像传感器的像素单元输出的信号，像素单元输出的信号为光生信号Vsig时，输出信号VREF_AFE＝Vref1；当信号像素单元输出的信号为复位信号Vres时输出VSIG_AFE＝Vref1+K*(Vsig–Vres)；采样保持电路采集可编程增益放大电路输出的信号，并将VREF_AFE和VSIG_AFE分别保持输出；列模数转换电路将采样保持电路输出的信号进行处理后获得K*(Vsig–Vres)，转换成时钟信号，驱动计数器进行计数获得曝光有效信号；N路选通模块使能N个列读出电路中的一列，输出曝光有效信号。提供一种用于CMOS图像传感器中的中高速数据传输读出通道，包括N个列读出电路和N路选通模块，每个列读出电路包括可编程增益放大电路、采样保持电路、列模数转换电路其中：可编程增益放大电路接收外部输入的参考电压和对应列图像传感器的像素单元输出的信号，像素单元输出的信号为光生信号Vsig时，输出信号VREF_AFE＝Vref1；当信号像素单元输出的信号为复位信号Vres时输出VSIG_AFE＝Vref1+K*(Vsig–Vres)；采样保持电路采集可编程增益放大电路输出的信号，并将VREF_AFE和VSIG_AFE分别保持输出；列模数转换电路将采样保持电路输出的信号进行处理后获得K*(Vsig–Vres)，转换成时钟信号，驱动计数器进行计数获得曝光有效信号；N路选通模块使能N个列读出电路中的一列，输出曝光有效信号。优选的，可编程增益放大电路为开关电容放大电路。优选的，其特征在于：可编程增益放大电路包括电容C0、电容C1、开关CTRL0和比较器P1，比较器P1的正输入端接收外部输入的参考电压Vref1、比较器P1的负输入端通过电容C0接收CMOS图像传感器的像素单元输出Vpixel信号。优选的，采样保持电路采集可编程增益放大电路输出的第L周期信号，并将VREF_AFE和VSIG_AFE分别保持并分别读出；并在分别读出第L周期保持信号的同时采集可编程增益放大电路输出的第L+1周期信号，并将VREF_AFE和VSIG_AFE分别保持，同时在读出第L+1周期保持信号的同时采集可编程增益放大电路输出的第L+2周期信号，如此循环，N-1≥L≥0。优选的，包括读取开关SAS、SAR、RAS、RAR、SBS、SBR、RBS、RBR，电容CAS、CAR、CBS、CBR，第L周期光生信号Vsig到达时，SAS导通，第L周期VREF_AFE信号经电容CAS采样保持，同时RBS导通，第L-1周期的VREF_AFE信号输出至列模数转换电路；第L周期复位信号Vres到达时，SAR导通，第L周期VSIG_AFE信号经电容CAR采样保持，同时RBR导通，第L-1周期的VSIG_AFE输出至列模数转换电路；第L+1周期光生信号Vsig到达时，SBS导通，第L+1周期VREF_AFE信号经电容CBS采样保持，同时RAS导通，第L周期的VREF_AFE信号输出至列模数转换电路；第L+1周期复位信号Vres到达时，SBR导通，第L+1周期VSIG_AFE信号经电容CBR采样保持，同时RAR导通，第L周期的VSIG_AFE输出至列模数转换电路。优选的，列模数转换电路包括斜坡产生电路、比较逻辑电路和计数器电路；斜坡产生电路，分别产生斜率相同的第一级斜坡参考电压和第二级斜坡参考电压输出至比较逻辑电路的正相输入端，所述第一级和第二级斜坡参考电压的初始值相同低于列级参考电压VREF_AFE，第二级斜坡参考电压的最大值大于VSIG_AFE，第一级斜坡参考电压的时长小于第二级斜坡参考电压时长的1/3；比较逻辑电路，将采样保持电路输出的VREF_AFE与第一级斜坡参考电压进行比较，当二者相等时计数器电路开始计数直至第一级斜坡参考电压结束；将采样保持电路输出的VSIG_AFE与第二级斜坡参考电压进行比较，当第二级斜坡参考电压开始时计数器电路继续计数，VSIG_AFE与第二级斜坡参考电压相等时，停止计数，将计数器电路的计数值进行锁存，在N路选通模块使能控制下输出。优选的，计数器电路包括T个D触发器，构造成移位计数器，在每个D触发器输出端连接一个锁存保持电路，T为要求模数转换的位数。优选的，锁存保持电路，包括开关S1、S2、S1N、S2N和4个反相器；两个反相器反向连接构成缓冲器；当第L行的信号经计数器电路计数完毕时，S1导通，计数器电路输出信号经缓冲器保持，S1导通时间大于等于S1的传输时间；S2导通，计数器电路输出信号能够被读取，S2导通时间为T1*N，T1为S2的传输时间；当第L+1行的信号经计数器电路计数完毕时，S1N导通，计数器电路输出信号经缓冲器保持，S2N导通，计数器电路输出信号能够被读取；优选的，锁存保持电路还包括三态门用于控制计数器电路的输出，多路选择电路产生三态门的使能信号。本专利技术与现有技术相比的有点在于：(1)本专利技术通过可编程增益放大电路、采样保本文档来自技高网...

【技术保护点】
1.一种用于CMOS图像传感器中的中高速数据传输读出电路，CMOS图像传感器共Q列，其特征在于，高速数据传输电路包括Q/N个传输通道，每个传输通道包括N个列读出电路和N路选通模块，每个列读出电路包括可编程增益放大电路(PGA)、采样保持电路(SH)、列模数转换电路(ADC)其中：可编程增益放大电路(PGA)接收外部输入的参考电压(Vref1)和对应列图像传感器的像素单元输出的信号(Vpixel)，像素单元输出的信号(Vpixel)为光生信号Vsig时，输出信号VREF_AFE＝Vref1；当信号像素单元输出的信号(Vpixel)为复位信号Vres时输出VSIG_AFE＝Vref1+K*(Vsig–Vres)；采样保持电路(SH)采集可编程增益放大电路(PGA)输出的信号，并将VREF_AFE和VSIG_AFE分别保持输出；列模数转换电路(ADC)将采样保持电路(SH)输出的信号进行处理后获得K*(Vsig–Vres)，转换成时钟信号，驱动计数器进行计数获得曝光有效信号；N路选通模块使能N个列读出电路中的一列，输出曝光有效信号。

【技术特征摘要】
1.一种用于CMOS图像传感器中的中高速数据传输读出电路，CMOS图像传感器共Q列，其特征在于，高速数据传输电路包括Q/N个传输通道，每个传输通道包括N个列读出电路和N路选通模块，每个列读出电路包括可编程增益放大电路(PGA)、采样保持电路(SH)、列模数转换电路(ADC)其中：可编程增益放大电路(PGA)接收外部输入的参考电压(Vref1)和对应列图像传感器的像素单元输出的信号(Vpixel)，像素单元输出的信号(Vpixel)为光生信号Vsig时，输出信号VREF_AFE＝Vref1；当信号像素单元输出的信号(Vpixel)为复位信号Vres时输出VSIG_AFE＝Vref1+K*(Vsig–Vres)；采样保持电路(SH)采集可编程增益放大电路(PGA)输出的信号，并将VREF_AFE和VSIG_AFE分别保持输出；列模数转换电路(ADC)将采样保持电路(SH)输出的信号进行处理后获得K*(Vsig–Vres)，转换成时钟信号，驱动计数器进行计数获得曝光有效信号；N路选通模块使能N个列读出电路中的一列，输出曝光有效信号。2.一种用于CMOS图像传感器中的中高速数据传输读出通道，包括N个列读出电路和N路选通模块，每个列读出电路包括可编程增益放大电路(PGA)、采样保持电路(SH)、列模数转换电路(ADC)其中：可编程增益放大电路(PGA)接收外部输入的参考电压(Vref1)和对应列图像传感器的像素单元输出的信号(Vpixel)，像素单元输出的信号(Vpixel)为光生信号Vsig时，输出信号VREF_AFE＝Vref1；当信号像素单元输出的信号(Vpixel)为复位信号Vres时输出VSIG_AFE＝Vref1+K*(Vsig–Vres)；采样保持电路(SH)采集可编程增益放大电路(PGA)输出的信号，并将VREF_AFE和VSIG_AFE分别保持输出；列模数转换电路(ADC)将采样保持电路(SH)输出的信号进行处理后获得K*(Vsig–Vres)，转换成时钟信号，驱动计数器进行计数获得曝光有效信号；N路选通模块使能N个列读出电路中的一列，输出曝光有效信号。3.根据权利要求1所述的CMOS图像传感器中的中高速数据传输读出电路或权利要求2所述的CMOS图像传感器中的中高速数据传输读出通道，其特征在于：可编程增益放大电路(PGA)为开关电容放大电路。4.根据权利要求3所述的CMOS图像传感器中的中高速数据传输读出电路或CMOS图像传感器中的中高速数据传输读出通道，其特征在于：可编程增益放大电路(PGA)包括电容C0、电容C1、开关CTRL0和比较器P1，比较器P1的正输入端接收外部输入的参考电压Vref1、比较器P1的负输入端通过电容C0接收CMOS图像传感器的像素单元输出Vpixel信号。5.根据权利要求1所述的CMOS图像传感器中的中高速数据传输读出电路或权利要求2所述的CMOS图像传感器中的中高速数据传输读出通道，其特征在于：采样保持电路(SH)采集可编程增益放大电路(PGA)输出的第L周期信号，并将VREF_AFE和VSIG_AFE分别保持并分别读出；并在分别读出第L周期保持信号的同时采集可编程增益放大电路(PGA)输出的第L+1周期信号，并将VREF_AFE和VSIG_AFE分别保持，同时在读出第L+1周期保持信号的同时采集可编程增益放大电路(PGA)输出的第L+2周期信号，如此循环...

【专利技术属性】
技术研发人员：刘丽艳，董珊，沈洁，朱庆炜，李想，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京,11