一种基于FPGA的在线下载电路制造技术

本发明专利技术公开了一种基于FPGA的在线下载电路，包括：数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中。本发明专利技术的基于FPGA的在线下载电路提高了数据处理效率，缩短FPGA配置时间。

An online downloading circuit based on FPGA

The present invention discloses an online downloading circuit based on FPGA, including: data string module, which is used for serial data stream input in the first clock frequency; data alignment module, connected with the data string module, is used to convert the data after the string to the first bit wide parallel data; the data transfer cache module is used. Block, connected with the data alignment module, for storing the parallel data of the first bit width; an instruction processing module that connects the data alignment module for performing the first operation when judging the parallel data as the first instruction, or to execute the second operation when the parallel data is judged to be the second instruction; the data stream is performed. A driving module connects the data transfer cache module and the instruction processing module to output parallel data to memory at a second clock frequency according to the second operation control. The online download circuit based on FPGA improves the data processing efficiency and shortens the FPGA configuration time.

【技术实现步骤摘要】
一种基于FPGA的在线下载电路
本专利技术属于FPGA
，具体涉及一种基于FPGA的在线下载电路。
技术介绍
FPGA(FieldProgrammableGateArray现场可编程门阵列)是在PAL、GAL、PLD等可编程器件的基础上进一步发展的产物，是专用集成电路(ASIC)中集成度最高的一种。FPGA采用了逻辑单元阵列LCA(LogicCellArray)这样一个新概念，内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输出输入模IOB(InputOutputBlock)和内部连线(Interconnect)三个部分。用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑。它还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。作为专用集成电路(ASIC)领域中的一种半定制电路，FPGA既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。然而，现有FPGA在线下载配置方式中，FPGA串行配置接口工作速率不够高，对于大容量或者超大容量FPGA配置过程需要成百微秒甚至到毫秒才能完成配置，配置效率低，影响芯片工作效率。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种基于FPGA的在线下载电路。本专利技术的一个实施例提供了一种基于FPGA的在线下载电路，包括：数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中。在本专利技术的一个实施例中，还包括头侦测模块，连接所述数据对齐模块，用于判断所述串行输入的数据流帧头数据正确时，控制所述数据对齐模块将所述并行数据输出到所述数据传输缓存模块。本专利技术的一个实施例中，所述头侦测模块还用于当判断所述串行输入的数据流帧头数据错误时，控制所述数据解串模块停止解串。本专利技术的一个实施例中，所述指令处理模块包括：寄存器缓存单元、控制寄存器；所述寄存器缓存单元连接所述数据对齐模块和所述控制寄存器，用于存储所述并行数据，判断所述并行数据为第一指令时，控制所述控制寄存器执行所述第一操作。本专利技术的一个实施例中，所述指令处理模块还包括：指令译码单元、逻辑控制单元、控制状态机；所述寄存器缓存单元连接指令译码单元，用于判断所述并行数据为第二指令时，将所述并行数据发送到所述指令译码单元；所述指令译码单元连接所述控制状态机，用于对所述并行数据译码后，将译码结果发送到所述控制状态机；所述控制状态机连接所述逻辑控制单元，用于根据所述译码结果发送对应的状态信号到所述逻辑控制单元；所述逻辑控制单元连接所述数据流驱动模块，用于根据所述状态信号控制所述数据流驱动模块执行所述第二操作。本专利技术的一个实施例中，数据传输缓存模块还用于将所述第一位宽的并行数据转换为第二位宽的并行数据；本专利技术的一个实施例中，还包括时钟分频模块，连接所述数据传输缓存模块，用于根据所述数据传输缓存模块输出的第二位宽的并行数据对应将所述第一时钟频率调整为第二时钟频率。本专利技术的一个实施例中，还包括数据校验模块，所述数据校验模块连接所述数据传输缓存模块，用于判断数据输出错误时，停止执行所述第二操作。本专利技术同时提供了一种基于FPGA的在线下载电路配置方法，包括以下步骤：S1、对以第一时钟频率串行输入的数据流进行解串；S2、将解串后的数据转换为第一位宽的并行数据；S3、当判断所述并行数据为写数据指令时，执行第一操作，或当判断所述并行数据为读数据指令时，执行第二操作；S4、根据所述第二操作，以第二时钟频率输出第二位宽的并行数据到内存中。本专利技术的一个实施例中，当判断所述串行输入的数据流帧头数据错误时，控制步骤S2停止执行。本专利技术的有益效果：1、本专利技术的基于FPGA的在线下载电路，通过调整输出数据的时钟频率和数据位宽，使得可以接受外部接口更高频率的时钟和数据，从而改变数据流的吞吐量，根据实际需求提高或减少数据流的吞吐速率。2、本专利技术的基于FPGA的在线下载电路，在数据进行解串、对齐的同时，能够并行进行数据流帧头的序列的侦测，当侦测完成后，就能够将解串、对齐后的数据进行输出，提高了数据处理效率。3、本专利技术的基于FPGA的在线下载电路，通过将数据输出位宽控制与数据输出速率控制相结合，既保证了对外部速率对更大频率范围内的支持，同时又降低了内部时钟因频率过高而引起的数据传输错误，在保证数据正确传输的前提下，尽可能大的提高数据传输效率，缩短FPGA配置时间。附图说明图1为本专利技术实施例提供的一种基于FPGA的在线下载电路模块框图；图2为本专利技术实施例提供的另一种基于FPGA的在线下载电路模块框图；图3为本专利技术实施例提供的另一种基于FPGA的在线下载电路模块框图；图4是本专利技术实施例提供的另一种基于FPGA的在线下载配置方法流程图。具体实施方式下面结合具体实施方式对本专利技术作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于以下的实施例，凡基于本
技术实现思路
所实现的技术均属于本专利技术的范围。实施例一请参见图1，图1为本专利技术实施例提供的一种基于FPGA的在线下载电路模块框图，包括：数据解串模块1，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块2，连接所述数据解串模块1，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块3，连接所述数据对齐模块2，用于存储所述第一位宽的并行数据；指令处理模块4，连接所述数据对齐模块2，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据传输缓存模块5，连接所述数据传输缓存模块3和所述指令处理模块4，用于根据所述第二操作控制所述数据传输缓存模块3以第二时钟频率输出并行数据到内存中。输入到数据解串模块1解串模块中的数据都是以串行方式输入的串行数据，因此在将串行数据转换为并行数据时需要对数据进行解串，在数据输入时，其时钟信号参考的是外部的时钟信号cclk同步配置时钟，外部时钟频率一般都是固定的数值，例如是6MHz，可以认为是本实施例中的第一时钟频率，在一次配置中不能随时改变，否则会给内部配置带来一定的影响。数据对齐模块2将解串后的数据转换为并行数据，在这个步骤中，由于使用了外部的cclk时钟，因此并行数据的位宽一般也是固定的，例如为8位，可以认为是本实施例中的第一位宽。由于外部参考时钟的限制，导致数据在进行读写时，不能有效的控制读写策略，造成FGPA运行效率较低。数据对齐模块2将解串后的数据转换为并行数据后，同时将该数据发送到数据传输缓存模块3和指令处理模块4，数据传输缓存模块3对数据内容进行存储，而指令处理模块4根据数据中的控制字段进行处理产生对应的控制信号。这就使得控制逻辑与数据逻辑并行运算，不需要等待控制逻辑完成之后才开始进行数据逻辑的本文档来自技高网...

【技术保护点】
1.一种基于FPGA的在线下载电路，其特征在于，包括：数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中。

【技术特征摘要】
1.一种基于FPGA的在线下载电路，其特征在于，包括：数据解串模块，用于对以第一时钟频率串行输入的数据流进行解串；数据对齐模块，连接所述数据解串模块，用于将解串后的数据转换为第一位宽的并行数据；数据传输缓存模块，连接所述数据对齐模块，用于存储所述第一位宽的并行数据；指令处理模块，连接所述数据对齐模块，用于当判断所述并行数据为第一指令时，执行第一操作，或当判断所述并行数据为第二指令时，执行第二操作；数据流驱动模块，连接所述数据传输缓存模块和所述指令处理模块，用于根据所述第二操作控制所述数据传输缓存模块以第二时钟频率输出并行数据到内存中。2.根据权利要求1所述的基于FPGA的在线下载电路，其特征在于，还包括头侦测模块，连接所述数据对齐模块，用于判断所述串行输入的数据流帧头数据正确时，控制所述数据对齐模块将所述并行数据输出到所述数据传输缓存模块。3.根据权利要求2所述的基于FPGA的在线下载电路，其特征在于，所述头侦测模块还用于当判断所述串行输入的数据流帧头数据错误时，控制所述数据解串模块停止解串。4.根据权利要求1所述的基于FPGA的在线下载电路，其特征在于，所述指令处理模块包括：寄存器缓存单元、控制寄存器；所述寄存器缓存单元连接所述数据对齐模块和所述控制寄存器，用于存储所述并行数据，判断所述并行数据为第一指令时，控制所述控制寄存器执行所述第一操作。5.根据权利要求4所述的基于FPGA的在线下载电路，其特征在于，所述指令处理模块还包括：指令译码单元、逻辑控制单元、控制状态机；所述寄存器缓存单元连接指令译码单元，用于判断所...

【专利技术属性】
技术研发人员：王黎明，王兴兴，贾红，程显志，陈维新，韦嶔，
申请(专利权)人：西安智多晶微电子有限公司，
类型：发明
国别省市：陕西,61