改善冗余载入效率制造技术

本申请涉及改善冗余载入效率。本发明专利技术提供了一种系统，包括处理器以及内存，其中，所述内存包括指令，当由所述处理器执行时实施一种方法。该方法包括载入冗余数据组的第一部分进入该处理器的寄存器，对于多个冗余扇区(sector)的每一个冗余扇区。冗余数据组的第二部分也被载入易失性(volatile)内存，对于该多个冗余扇区的每一个冗余扇区。载入该冗余数据组的该第二部分包括载入冗余数据的第三部分，该冗余数据包括冗余数据的多个第二部分，对于该多个冗余扇区。

【技术实现步骤摘要】
改善冗余载入效率本申请是申请日为2013年02月8日，申请号为201380020561.1，专利技术名称为“改善冗余载入效率”的申请的分案申请。
本揭露一般地涉及电源开启读取(power-on-read)时间的需求，并且尤指在电源开启读取时间期间的读取冗余信息。
技术介绍
在某些应用程式，电源开启读取(POR)时间可能是顾客所强调的重要规格。于一例示性实施例中，当电源供应至内存装置，该内存装置经过一连串的初始化阶段。在这个POR时间中，执行了电源开启读取演算法。该POR演算法可执行所需要的步骤，以使该内存装置(例如，快闪内存的微控制器、SRAM，以及寄存器)进入准备好接收命令的状态，该命令例如为读取/写入以及抹去要求。电源开启读取时间的一个成分为用于载入冗余信息所需要的时间。这样的信息(可能花费大于10百分比的总POR时间)用于维持冗余扇区的轨道。一例示性内存装置可分为几个扇区，其中所有数目的可提供扇区分为一般运算扇区以及冗余扇区。当一般运算扇区鉴别且被标记为不良，冗余扇区的其中之一将用于取代该不良扇区。于一例示性实施例中，冗余寄存器可以冗余扇区的其中之一的位址替换该不良扇区的位址。如下文将讨论的细节，快闪内存装置可包含多个一般扇区、多个冗余扇区以及存储冗余信息的查找表，该信息将包含有关当前使用的冗余扇区的信息(特定的冗余扇区当前是否正用于取代不良的一般扇区)。设计POR时间以符合顾客需求越来越具挑战，尤其当快闪内存装置变得更先进并且有更大的内存密度。举例来说，当一个例示性256Mb内存装置具有8个冗余扇区，一个例示性16Gb内存装置则具有64个冗余扇区。目前，有两种选择方案应用于提升POR时间的速度：纯硬体实施以及改进软体效率。对于纯硬体实施，至少有三个缺点。第一，没有灵活性。一旦特定的硬体实施例被实际实现(realizedphysically)，要进行修改就不是一件容易的事。第二，对于硬体，这类的修改通常将导致晶片大小的增加。制造已导致增加晶片大小的新硬体实施例，可能也导致增加生产成本。第三，纯硬体实施可能较软体实施更为复杂。因此，对于电源开启读取实施，软体实施是较好的选择，当存在严峻的POR时间要求的时候。然而，软体实施也有对应属于自己的挑战以及缺点。举例来说，大于10百分比的实际电源开启读取时间可能花费在载入该冗余信息。另外对于顾虑到冗余信息的延长载入时间，更大的内存装置需要载入或存储越来越大数量的冗余信息。因为可提供的存储空间也十分珍贵，尤其在具有额外内存需求的BiST载入方案中；用于有效率的冗余信息载入的软体解决方案有时候不可能用于更大的内存装置。这样的冗余信息的载入是没有效率的，并且如上文所讨论，随着更大的内存容量而更加恶化。因此，需要改善该冗余信息载入以减低该POR时间。
技术实现思路
本专利技术提供一种解决方案，对于在电源开启读取时间中载入冗余信息的固有挑战。在根据本专利技术的一个实施例的方法中，揭露一种用于载入冗余信息的方法。该方法包括对于多个冗余扇区的每一个冗余扇区，载入冗余数据组的第一部分进入易失性内存。对于该多个冗余扇区的每一个冗余扇区，冗余数据组的第二部分也被载入至该易失性内存。对于每一个冗余扇区，载入该冗余数据组的该第二部分包括载入包括冗余数据的多个第二部分的冗余数据的第三部分，对于多个冗余扇区。在根据本专利技术的一个实施例的系统中，揭露一种用于载入冗余信息的系统。该系统包括处理器以及内存，其中，所述内存包括指令，当由所述处理器执行时实施一种方法。该方法包括对于多个冗余扇区的每一个冗余扇区，载入冗余数据组的第一部分进入易失性内存。对于该多个冗余扇区的每一个冗余扇区，冗余数据组的第二部分也被载入至该易失性内存。对于每一个冗余扇区，载入该冗余数据组的该第二部分包括载入包括冗余数据的多个第二部分的冗余数据的第三部分，对于多个冗余扇区。在根据本专利技术的一个实施例的系统中，揭露一种用于载入冗余信息的系统。该系统包括处理器、易失性内存、非易失性内存以及查找表。在该非易失性内存通入电源，在该查找表中的冗余数据载入至该易失性内存。载入该冗余数据，包括：对于在该非易失性内存中的多个冗余扇区的每一个冗余扇区，载入冗余数据组的第一部分进入该易失性内存。对于该多个冗余扇区的每一个冗余扇区，冗余数据组的第二部分随后载入至该易失性内存。载入该冗余数据组的该第二部分包括载入冗余数据的第三部分。该冗余数据的第三部分包括冗余数据的多个第二部分，对于在非易失性内存中的多个冗余扇区。(1)根据本公开，提供了一种方法，包括：对于多个冗余扇区的每一个冗余扇区，载入冗余数据组的第一部分进入微控制器的寄存器；对于该多个冗余扇区的每一个冗余扇区，载入该冗余数据组的第二部分进入该寄存器，其中，载入冗余数据组的第二部分包括载入第三冗余数据部分，该第三冗余数据部分包括该多个冗余扇区的多个第二冗余数据部分。(2)根据(1)所述的方法，其中，冗余数据组的第一部分为由该微控制器的频宽所界定的最大数目位。(3)根据(1)所述的方法，其中，冗余数据组的第一部分为一字节的冗余数据。(4)根据(2)所述的方法，其中，冗余数据组的第二部分为由该微控制器的该频宽所界定的该最大数目位的一部分。(5)根据(4)所述的方法，其中，该最大数目位的该部分是小于由该微控制器的该频宽所界定的该最大数目位。(6)根据(3)所述的方法，其中，冗余数据组的第二部分为一字节的冗余数据的一部分。(7)根据(6)所述的方法，其中，该一字节的冗余数据的部分是小于一字节的冗余数据。(8)根据(2)所述的方法，其中，第三冗余数据部分为由该微控制器的频宽所界定的该最大数目位的一部分。(9)根据(8)所述的方法，其中，该第三冗余数据部分为由该微控制器的该频宽所界定的最大数目位。(10)根据(8)所述的方法，其中，第三冗余数据部分为一字节的冗余数据的一部分。(11)根据(8)所述的方法，其中，第三冗余数据部分为一字节的冗余数据。(12)根据(1)所述的方法，其中，该第三冗余数据部分包括多个第二冗余数据部分。(13)根据本公开，还提供了一种包括处理器以及内存的系统，其中，所述内存包括指令，当由所述处理器执行时实施一种方法，包括：对于多个冗余扇区的每一个冗余扇区，载入冗余数据组的第一部分进入该处理器的寄存器；对于该多个冗余扇区的每一个冗余扇区，载入该冗余数据组的第二部分进入该寄存器，其中，载入冗余数据组的第二部分包括载入第三冗余数据部分，该第三冗余数据部分包括该多个冗余扇区的多个第二冗余数据部分。(14)根据(13)所述的系统，其中，冗余数据组的第一部分为由该处理器的频宽所界定的最大数目位。(15)根据(13)所述的系统，其中，冗余数据组的第一部分为一字节的冗余数据。(16)根据(14)所述的系统，其中，冗余数据组的第二部分为由该处理器的该频宽所界定的该最大数目位的一部分。(17)根据(16)所述的系统，其中，该最大数目位的该部分是小于由该处理器的该频宽所界定的该最大数目位。(18)根据(15)所述的系统，其中，冗余数据组的第二部分为一字节的冗余数据的一部分。(19)根据(18)所述的系统，其中，该一字节的冗余数据的部分是小于一字节冗余数据。(20)根据(14)所述的系统，其中，第三冗余数据本文档来自技高网...

【技术保护点】
一种方法，包括：载入冗余数据组的第一部分进入微控制器的寄存器，对于多个冗余扇区的每一个冗余扇区；载入该冗余数据组的第二部分进入该寄存器，对于该多个冗余扇区的每一个冗余扇区，其中，载入该冗余数据组的该第二部分包括载入冗余数据的第三部分，该冗余数据包括冗余数据的多个第二部分，对于该多个冗余扇区。

【技术特征摘要】
2012.02.17 US 13/399,5371.一种方法，包括：载入冗余数据组的第一部分进入微控制器的寄存器，对于多个冗余扇区的每一个冗余扇区；载入该冗余数据组的第二部分进入该寄存器，对于该多个冗余扇区的每一个冗余扇区，其中，载入该冗余数据组的该第二部分包括载入冗余数据的第三部分，该冗余数据包括冗余数据的多个第二部分，对于该多个冗余扇区。2.根据权利要求1项所述的方法，其中，冗余数据组的第一部分为由该微控制器的频宽所界定的最大数目位。3.根据权利要求1项所述的方法，其中，冗余数据组的第一部分为冗余数据的字节。4.根据权利要求2项所述的方法，其中，冗余数据组的第...

【专利技术属性】
技术研发人员：王伟健，马日凤，刘世伟，洪恩保，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国,US