电路结构制造技术

本申请涉及电路结构。一种单级电压四倍器电路，包括第一电容式电压升压电路，该第一电容式电压升压电路响应于第一时钟信号并且可操作用于响应于该第一时钟信号而将第一节点处的电压从第一电压电平提升至基本上为该第一电压电平的两倍的第二电压电平。传输晶体管响应于控制信号而将该第一节点处的该升压后电压选择性地传输至第二节点，该控制信号是由自举电容器电路响应于该经电平转换的第一时钟信号而生成的。第二电容式升压电路可操作用于响应于作为该经电平转换的第一时钟信号的逻辑反相的经电平转换的第二时钟信号而将该第二节点处的电压提升至基本上为该第一电压电平的四倍的第三电压电平。由此提供占据减少的电路面积的电压四倍器电路。

【技术实现步骤摘要】
电路结构
本技术涉及一种被配置用于执行对输入电压V输入的四倍放大(即，产生输出电压V输出≈4*V输入)的单级电荷泵电路。
技术介绍
正电压电荷泵为操作用于将输入电压转换成具有比该输入电压更高幅值的输出电压的DC-DC电压转换器。在许多情况下，该输入为用于电路的电源电压。这种电荷泵电路通常使用电容器作为能量存储器件。对电容器进行开关，其方式为使得发生期望的电压转换。电荷泵可用于许多不同类型的电路，包括低压电路、动态随机存取存储器电路、开关电容器电路、EEPROM和收发器。例如，在非易失性存储器中，电荷泵是至关重要的，因为这些电荷泵被用来生成执行程序和擦除操作所必需的高电压。电荷泵电路通常包括被称为“倍压器”电路的基本构建块。该倍压器电路获得DC输入电压(V输入)并生成基本上等于输入电压的两倍(即，2*V输入)的输出电压(V输出)，其中，“基本上等于”意思是在容差范围内(一般地小于百分之几)在相同或几乎相同的电压上，该容差范围取决于寄生电容两端和输出电流负载两端的的电压降(或电荷损失)。通过以串联方式级联N个这种倍压器电路级，可以产生基本上等于(N+1)*V输入的最终输出电压。图1中示出了现有技术的倍压器电路10级的示例。此电路10在本领域中通常被称为基于CMOS锁存器的倍压器。电路10包括由两个交叉耦合的CMOS反相器电路12和14形成的锁存器电路。该锁存器电路的这些n沟道MOS晶体管的源极端子连接至输入节点A(接收输入电压V输入)，并且该锁存器电路的这些p沟道MOS晶体管的源极端子连接至输出节点B(生成输出电压V输出)。将电容器C耦合至锁存器电路的这些CMOS晶体管的每一对连接的漏极端子。耦合至反相器电路12的第一电容器被配置用于接收时钟信号CK，并且耦合至反相器电路14的第二电容器被配置用于接收时钟信号CKN(其为时钟信号CK的逻辑反相)。此电路10响应于时钟信号CK和CKN用于使输入电压加倍的操作对本领域技术人员来说是众所周知的。可以通过如图2中所示那样以串联方式级联三个这种倍压器电路10级以产生基本上等于4*V输入的最终输出电压V输出来制成电压四倍器电路。与其他现有技术级联电路相比，图2的电路有利地并不呈现电荷泵的所连接级两端的阈值电压降。此外，如适用于所有级，该电路只需要这两个时钟相位(CK和CKN)。然而，存在多个已知缺点，包括：1)针对如图2中的倍压器，随着N的增大，例如当N＝3时，这三个级联电路10级占据了相当大量的电路面积，特别是由于存在六个电容器C，这六个电容器所占据的面积是相当大的并且在该电路所占据的总体面积中占主导地位。根据多个不同的参数(包括电荷泵的操作频率、输出电流负载、输出电容负载及斜升时间)来选择每个电容器C的电容。一般而言，包括在该电路中的每个电容器C的电容都是相同的，并且因此电容器所占据的总体面积为一个电容器所需面积的六倍。2)同时，在电荷泵送操作期间从一个电路级到另一个电路级的CMOS晶体管开关两端有一些电荷损失。作为示例，在输入电压V输入＝2V的情况下，在第一、第二和第三倍压器电路10级处的输出电压可能分别等于3.96V、5.92V和7.89V，其中，基本上相等的输出电压的0.11V的差别表示与理想的8V输出电压的1.4％的百分比或偏移量。因而本领域中需要一种可以被用来生成基本上等于输入电压的四倍的输出电压的电压四倍器电路，并且该四倍器电路与现有技术的多级级联电荷泵相比占据减少的电路面积。
技术实现思路
本申请的目的就在于克服上述现有技术中的问题。根据本申请的一个方面，提供一种电路结构，该电路结构包括：第一晶体管，该第一晶体管具有耦合在电压输入节点与第一节点之间的源极-漏极路径；第一升压电容器，该第一升压电容器的第一极板耦合至该第一节点并且第二极板被耦合用于接收第一时钟信号；第一电平转换电路，该第一电平转换电路被配置用于接收该第一时钟信号并且输出经电平转换的第一时钟信号；第二电平转换电路，该第二电平转换电路被配置用于接收为该第一时钟信号的逻辑反相的第二时钟信号并且输出经电平转换的第二时钟信号；第二晶体管，该第二晶体管具有耦合在该电压输入节点与第二节点之间的源极-漏极路径；第一自举电容器，该第一自举电容器的第一极板耦合至该第二节点并且第二极板被耦合用于接收该经电平转换的第一时钟信号；第三晶体管，该第三晶体管具有耦合在该第一节点与第三节点之间的源极-漏极路径，所述第三晶体管的栅极由在该第二节点处的第一控制信号控制；以及第二升压电容器，该第二升压电容器的第一极板耦合至该第三节点并且第二极板被耦合用于接收该经电平转换的第二时钟信号。在一个实施例中，该电路结构进一步包括第一输出晶体管，所述第一输出晶体管被配置用于将所述第三节点处的电压选择性地传输至输出电压节点。在一个实施例中，所述第一、第二和第三晶体管属于第一导电类型，并且所述第一输出晶体管属于与所述第一导电类型相反的第二导电类型。在一个实施例中，所述第一晶体管的栅极和所述第二晶体管的栅极两者都由第二控制信号驱动。在一个实施例中，该电路结构进一步包括：第四晶体管，所述第二晶体管具有耦合在所述电压输入节点与第四节点之间的源极-漏极路径；以及第三升压电容器，所述第三升压电容器的第一极板耦合至所述第四节点并且第二极板被耦合用于接收所述第二时钟信号；所述第二控制信号在所述第四节点处生成。在一个实施例中，所述第四晶体管的栅极由在所述第一节点处生成的第三控制信号驱动。在一个实施例中，该电路结构进一步包括：第五晶体管，所述第五晶体管具有耦合在所述电压输入节点与第五节点之间的源极-漏极路径；以及第二自举电容器，所述第二自举电容器的第一极板耦合至所述第五节点并且第二极板被耦合用于接收所述经电平转换的第二时钟信号。在一个实施例中，所述第四晶体管的栅极和所述第五晶体管的栅极两者都由在所述第一节点处生成的第三控制信号驱动。在一个实施例中，该电路结构进一步包括：第六晶体管，所述第六晶体管具有耦合在所述第四节点与第六节点之间的源极-漏极路径，所述第六晶体管的栅极由在所述第五节点处生成的第四控制信号控制；以及第四升压电容器，所述第四升压电容器的第一极板耦合至所述第六节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号。在一个实施例中，该电路结构进一步包括：第一输出晶体管，所述第一输出晶体管被配置用于将所述第三节点处的电压选择性地传输至输出电压节点，所述第一输出晶体管的栅极由在所述第六节点处生成的第五控制信号驱动；以及第二输出晶体管，所述第二输出晶体管被配置用于将所述第六节点处的电压选择性地传输至所述输出电压节点，所述第二输出晶体管的栅极由在所述第三节点处生成的第六控制信号驱动。在一个实施例中，所述第一电平转换电路包括：第一电平转换器晶体管，所述第一电平转换器晶体管具有耦合在所述第一节点与经电平转换的第一时钟信号输出节点之间的源极-漏极路径；以及第二电平转换器晶体管，所述第二电平转换器晶体管具有耦合在所述经电平转换的第一时钟信号输出节点与接收所述第一时钟信号的节点之间的源极-漏极路径。在一个实施例中，所述第一电平转换器晶体管的栅极端子和所述第二电平转换器晶体管的栅极端子两者均由所述电压输入节点处的电压偏置。在一个实施例中，所述第二本文档来自技高网...

【技术保护点】
一种电路结构，其特征在于，包括：第一晶体管，所述第一晶体管具有耦合在电压输入节点与第一节点之间的源极‑漏极路径；第一升压电容器，所述第一升压电容器的第一极板耦合至所述第一节点并且第二极板被耦合用于接收第一时钟信号；第一电平转换电路，所述第一电平转换电路被配置用于接收所述第一时钟信号并且输出经电平转换的第一时钟信号；第二电平转换电路，所述第二电平转换电路被配置用于接收为所述第一时钟信号的逻辑反相的第二时钟信号并且输出经电平转换的第二时钟信号；第二晶体管，所述第二晶体管具有耦合在所述电压输入节点与第二节点之间的源极‑漏极路径；第一自举电容器，所述第一自举电容器的第一极板耦合至所述第二节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号；第三晶体管，所述第三晶体管具有耦合在所述第一节点与第三节点之间的源极‑漏极路径，所述第三晶体管的栅极由在所述第二节点处的第一控制信号控制；以及第二升压电容器，所述第二升压电容器的第一极板耦合至所述第三节点并且第二极板被耦合用于接收所述经电平转换的第二时钟信号。

【技术特征摘要】
2017.07.18 US 15/652,4471.一种电路结构，其特征在于，包括：第一晶体管，所述第一晶体管具有耦合在电压输入节点与第一节点之间的源极-漏极路径；第一升压电容器，所述第一升压电容器的第一极板耦合至所述第一节点并且第二极板被耦合用于接收第一时钟信号；第一电平转换电路，所述第一电平转换电路被配置用于接收所述第一时钟信号并且输出经电平转换的第一时钟信号；第二电平转换电路，所述第二电平转换电路被配置用于接收为所述第一时钟信号的逻辑反相的第二时钟信号并且输出经电平转换的第二时钟信号；第二晶体管，所述第二晶体管具有耦合在所述电压输入节点与第二节点之间的源极-漏极路径；第一自举电容器，所述第一自举电容器的第一极板耦合至所述第二节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号；第三晶体管，所述第三晶体管具有耦合在所述第一节点与第三节点之间的源极-漏极路径，所述第三晶体管的栅极由在所述第二节点处的第一控制信号控制；以及第二升压电容器，所述第二升压电容器的第一极板耦合至所述第三节点并且第二极板被耦合用于接收所述经电平转换的第二时钟信号。2.如权利要求1所述的电路结构，其特征在于，进一步包括第一输出晶体管，所述第一输出晶体管被配置用于将所述第三节点处的电压选择性地传输至输出电压节点。3.如权利要求2所述的电路结构，其特征在于，所述第一、第二和第三晶体管属于第一导电类型，并且所述第一输出晶体管属于与所述第一导电类型相反的第二导电类型。4.如权利要求1所述的电路结构，其特征在于，所述第一晶体管的栅极和所述第二晶体管的栅极两者都由第二控制信号驱动。5.如权利要求4所述的电路结构，其特征在于，进一步包括：第四晶体管，所述第二晶体管具有耦合在所述电压输入节点与第四节点之间的源极-漏极路径；以及第三升压电容器，所述第三升压电容器的第一极板耦合至所述第四节点并且第二极板被耦合用于接收所述第二时钟信号；所述第二控制信号在所述第四节点处生成。6.如权利要求5所述的电路结构，其特征在于，所述第四晶体管的栅极由在所述第一节点处生成的第三控制信号驱动。7.如权利要求5所述的电路结构，其特征在于，进一步包括：第五晶体管，所述第五晶体管具有耦合在所述电压输入节点与第五节点之间的源极-漏极路径；以及第二自举电容器，所述第二自举电容器的第一极板耦合至所述第五节点并且第二极板被耦合用于接收所述经电平转换的第二时钟信号。8.如权利要求7所述的电路结构，其特征在于，所述第四晶体管的栅极和所述第五晶体管的栅极两者都由在所述第一节点处生成的第三控制信号驱动。9.如权利要求7所述的电路结构，其特征在于，进一步包括：第六晶体管，所述第六晶体管具有耦合在所述第四节点与第六节点之间的源极-漏极路径，所述第六晶体管的栅极由在所述第五节点处生成的第四控制信号控制；以及第四升压电容器，所述第四升压电容器的第一极板耦合至所述第六节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号。10.如权利要求9所述的电路结构，其特征在于，进一步包括：第一输出晶体管，所述第一输出晶体管被配置用于将所述第三节点处的电压选择性地传输至输出电压节点，所述第一输出晶体管的栅极由在所述第六节点处生成的第五控制信号驱动；以及第二输出晶体管，所述第二输出晶体管被配置用于将所述第六节点处的电压选择性地传输至所述输出电压节点，所述第二输出晶体管的栅极由在所述第三节点处生成的第六控制信号驱动。11.如权利要求1所述的电路结构，其特征在于，所述第一电平转换电路包括：第一电平转换器晶体管，所述第一电平转换器晶体管具有耦合在所述第一节点与经电平转换的第一时钟信号输出节点之间的源极-漏极路径；以及第二电平转换器晶体管，所述第二电平转换器晶体管具有耦合在所述经电平转换的第一时钟信号输出节点与接收所述第一时钟信号的节点之间的源极-漏极路径。12.如权利要求11所述的电路结构，其特征在于，所述第一电平转换器晶体管的栅极端子和所述第二电平转换器晶体管的栅极端子两者均由所述电压输入节点处的电压偏置。13.如权利要求1所述的电路结构，其特征在于，所述第二电平转换电路包括：第一电平转换器晶体管，所述第一电...

【专利技术属性】
技术研发人员：V·拉纳，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰,NL