一种双胞胎存储型的多值物理不可克隆函数电路制造技术

本发明专利技术公开了一种双胞胎存储型的多值物理不可克隆函数电路，包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；驱动器包括32个结构相同的驱动电路，PUF阵列由512个PUF电路按照32行x16列的方式排布形成；优点是采用双胞胎结构的PUF电路产生2位随机源数据，利用数据加载电路和接口电路构成的多值逻辑电路将四值数据输出，实现位线的数量降低50％，在TSMC_LP65nm工艺下，采用全定制方式设计本发明专利技术的电路，其面积为0.019mm

A multi valued physical non cloned function circuit for twin stored twins

The invention discloses a twin storage type multivalued physical unclonable function circuit includes a timing control circuit, a decoder, a driver, a precharge circuit, PUF array, 16 data loading circuit and 16 interface circuit; driver includes a driving circuit 32 with the same structure, the PUF array is composed of 512 PUF circuit according to the 32 row x16 column arrangement form; advantages of using PUF circuit to generate 2 bit random twin structure data source, using multi valued data loading circuit and the interface circuit of the logic circuit four output value data, to achieve the number of bit lines is reduced by 50%, in the TSMC_LP65nm process, the circuit uses full custom design in this way the invention, the area is 0.019mm

【技术实现步骤摘要】
一种双胞胎存储型的多值物理不可克隆函数电路
本专利技术涉及一种多值物理不可克隆函数电路，尤其是涉及一种双胞胎存储型的多值物理不可克隆函数电路。
技术介绍
随着集成电路技术和信息安全技术的发展，安全芯片的应用领域已经从传统的政治、经济、军事和外交等重要部门全面推广应用到社会的日常生活中，如身份认证、金融收费、汽车防盗、物流跟踪、防伪标识等等。然而随着攻击技术的发展，安全芯片受到的威胁越来越多。这些威胁大致可以分为软件攻击、物理攻击、软件和物理联合攻击，其中物理攻击又包括侵入式攻击和非侵入式攻击。侵入式攻击又称为强力攻击，包括微探测、激光切割等，通过硬件反向技术进行非法克隆关键信息，从而盗取密钥信息或者实现非法认证。非侵入式攻击通常指在执行密码算法过程中物理器件泄漏的各种与密钥本身相关的旁道信息，譬如运行时间、能量消耗、电磁辐射等，攻击者利用旁道信息攻击加密器件来盗取密钥。新近又出现将多种攻击模式相结合，进一步提高攻击技术的破坏性。随着攻击模式的演化，安全芯片的有效性正逐步退化。物理不可克隆函数电路是信息安全领域硬件识别技术的重要补充，物理不可克隆函数电路产生可以有效地保护信息的安全，保本文档来自技高网...

【技术保护点】
一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；所述的驱动器包括32个结构相同的驱动电路，所述的驱动电路具有使能端、输入端和输出端；所述的PUF阵列由512个PUF电路按照32行x16列的方式排布形成，所述的PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个所述的PUF电路的地址选择端连接且其连接端为所述的PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的第一输出端连接且其连接端为所述的PUF阵列的第k列的第一输出端，位于第k列...

【技术特征摘要】
1.一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于包括时序控制电路、译码器、驱动器、预充电电路、PUF阵列、16个数据加载电路和16个接口电路；所述的驱动器包括32个结构相同的驱动电路，所述的驱动电路具有使能端、输入端和输出端；所述的PUF阵列由512个PUF电路按照32行x16列的方式排布形成，所述的PUF电路具有控制端、地址选择端、第一输出端和第二输出端；位于第j行的16个所述的PUF电路的地址选择端连接且其连接端为所述的PUF阵列的第j行地址选择端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的第一输出端连接且其连接端为所述的PUF阵列的第k列的第一输出端，位于第k列的32个所述的PUF电路的第二输出端连接且其连接端为所述的PUF阵列的第k列的第二输出端，k＝1，2，3，…，16；所述的译码器具有时钟端、使能端、第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一驱动输出端、第二驱动输出端和32个数据输出端；所述的时序控制电路具有第一输入端、第二输入端、第一输出端、第二输出端和第三输出端；所述的数据加载电路具有第一输入端、第二输入端，电源端和输出端，所述的接口电路具有输入端、第一输出端和第二输出端；所述的预充电电路具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端；所述的时序控制电路的第一输入端和所述的译码器的第一驱动输出端连接，所述的时序控制电路的第二输入端和所述的译码器的第二驱动输出端连接，所述的时序控制电路的第一输出端和所述的预充电电路的第一输入端连接，所述的时序控制电路的第二输出端和所述的预充电电路的第二输入端连接，所述的时序控制电路的第三输出端、所述的预充电电路的第三输入端和512个所述的PUF电路的控制端连接，所述的译码器的使能端与32个所述的驱动电路的使能端连接，所述的译码器的第j个数据输出端与第j个所述的驱动电路的输入端连接，第j个所述的驱动电路的输出端与所述的PUF阵列的第j行地址选择端连接，所述的预充电电路的第一输出端和所述的PUF阵列的第1列～第16列的第一输出端连接，所述的预充电电路的第二输出端和所述的PUF阵列的第1列～第16列的第二输出端连接，所述的PUF阵列的第k列的第一输出端和第k个所述的数据加载电路的第一输入端连接，所述的PUF阵列的第k列的第二输出端和第k个所述的数据加载电路的第二输入端连接，第k个所述的数据加载电路的输出端和第k个所述的接口电路的输入端连接。2.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的驱动电路包括第一二输入与非门、第一反相器和第二反相器，所述的第一二输入与非门具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的驱动电路的输入端，所述的第一二输入与非门的第二输入端为所述的驱动电路的使能端，所述的第一二输入与非门的输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的驱动电路的输出端。3.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的PUF电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第五NMOS管的漏极、所述的第二NMOS管的栅极、所述的第六NMOS管的漏极、所述的第二PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第六NMOS管的栅极、所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第一NMOS管的源极为所述的PUF电路的第一输入端，所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十一NMOS管的源极、所述的第十三NMOS管的源极和所述的第三NMOS管的源极均接地；所述的第七NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的PUF电路的控制端，所述的第九NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第三PMOS管的漏极、所述的第十NMOS管的漏极、所述的第四PMOS管的栅极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第四PMOS管的漏极、所述的第三PMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的源极、所述的第十三NMOS管的漏极、所述的第十四NMOS管的源极和所述的第三NMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的源极连接，所述的第四NMOS管的漏极为所述的PUF电路的第二输出端，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF电路的地址选择端；所述的第五NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十四NMOS管的栅极连接。4.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的数据加载电路包括分压器，第三反相器、第四反相器、第五反相器、第六反相器、第五PMOS管、第六PMOS管、第七PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第一二输入与门、第二二输入与非门、第三二输入与非门和第四二输入与非门；所述的分压器具有电源端、第一输出端、第二输出端、第三输出端和第四输出端，所述的分压器的电源端为所述的数据加载电路的电源端，所述的分压器的第一输出端和所述的第五PMOS管的漏极连接，所述的分压器的第二输出端、所述的第六PMOS管的漏极和所述的第十五NMOS管的漏极连接，所述的分压器的第三输出端、所述的第七PMOS管的漏极和所述的第十六NMOS管的漏极连接，所述的分压器的第四输出端和所述的第十七NMOS管的漏极连接，所述的第一二输入与门具有第一输入端、第二输入端和输出端，所述的第二二输入与非门、所述的第三二输入与非门和所述的第四二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第三反相器的输入端、所述的第二二输入与非门的第一输入端和所述的第四二输入与非门的第一输入端连接且其连接端为所述的数据加载电路的第一输入端，所述的第四反相器的输入端、所述的第二二输入与非门的第二输入端和所述的第三二输入与非门的第二输入端连接且其连接端为所述的数据加载电路的第二输入端，所述的第三反相器的输出端、所述的第一二输入与门的第一输入端和所述的第三二输入与非门的第一输入端连接，所述的第四反相器的输出端、所述的第一二输入与门的第二输入端和所述的第四二输入与非门的第二输入端连接，所述的第一二输入与门的输出端和所述的第五PMOS管的栅极连接，所述的第二二输入与非门的输出端、所述的第五反相器的输入端和所述的第六PMOS管的栅极连接，所述的第五反相器的输出端和所述的第十五NMOS管的栅极连接，所述的第三二输入与非门的输出端、所述的第六反相器的输入端和所述的第十六NMOS管的栅极连接，所述的第六反相器的输出端和所述的第七PMOS管的栅极连接，所述的第四二输入与非门的输出端和所述的第十七NMOS管的栅极连接，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第十五NMOS管的源极、所述的第七PMOS管的源极、所述的第十六NMOS管的源极和所述的第十七NMOS管的源极连接且其连接端为所述的数据加载电路的输出端。5.根据权利要求1所述的一种双胞胎存储型的多值物理不可克隆函数电路，其特征在于所述的译码器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一三输入与非门、第二三输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第九二输入与非门、第十二输入与非门、第十一二输入与非门、第十二二输入与非门、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器和32个译码输出电路；所述的译码输出电路具有第一输入端、第二输入端、第三输入端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第一三输入与非门和所述的第二三输入与非门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门、所述的第八二输入与非门、所述的第九二输入与非门、所述的第十二输入与非门、所述的第十一二输入与非门和所述的第十二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第一三输入与非门的第二输入端和所述的第二三输入与非门的第二输入端连接且其连接端为所述的译码器的时钟端；所述的第五D触发器的输入端为所述的译码器的第一数据输入端；所述的第六D触发器的输入端为所述的译码器的第二数据输入端；所述的第三D触发器的输入端为所述的译码器的第三数据输入端；所述的第四D触发器的输入端为所述的译码器的第四数据输入端；所述的第一D触发器的输入端为所述的译码器的第五数据输入端；所述的第二D触发器的输入端为所述的译码器的使能端；所述的第一D触发器的输出端和所述的第二三输入与非门的第三输入端连接，所述的第一D触发器的反相输出端和所述的第一三输入与非门的第三输入端连接，所述的第二D触发器的输出端、所述的第一三输入与非门的第一输入端和所述的第二三输入与非门的第一输入端连接，所述的第三D触发器的输出端、所述的第六二输入与非门的第一输入端和所述的第八二输入与非门的第一输入端连接，所述的第三D触发器的反相输出端、所述的第五二输入与非门的第二输入端和所述的第七二输入与非门的第一输入端连接，所述...

【专利技术属性】
技术研发人员：张跃军，汪鹏君，潘钊，丁代鲁，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江,33