一种基于CPLD_FPGA的版本显示系统和方法技术方案

本发明专利技术公开一种基于CPLD_FPGA的版本显示方法，涉及服务器CPLD/FPGA技术领域，通过Verilog硬件描述语言设计，并在代码顶层例化，根据实际需求给定LED数目参数及阶段版本输入信息；将CPLD/FPGA输出的LED控制信号接至LED控制LED的亮灭；具体通过FSM设计LED分时显示阶段版本信息；LED数目通过参数化方式声明输入输出端口，使得不同设计中LED数目要求不同时，也无需修改代码而可以直接应用例化。本发明专利技术在不增加额外的LED以及CPLD/FPGA芯片的前提下，能够同时显示阶段信息与版本信息，降低了硬件成本；同时解决了由于LED数目不一致带来的移植性问题，增加代码的移植能力。

A version of CPLD_FPGA based version display system and method

The invention discloses a method for displaying the CPLD_FPGA based version, which relates to the technical field of CPLD/FPGA server, the Verilog hardware description language design, and in the case of the top-level code, according to the actual needs of a given number of LED parameters and the stage version of the input information; the CPLD/FPGA output LED control signal is connected to the LED control LED light off; concrete by FSM the design of LED display stage version information; the number of LED by the parameters of the input output port, the LED number of different requirements in the design is not at the same time, it does not need to modify the code can be directly used cases. The invention can display phase information and version information at the same time without adding extra LED and CPLD/FPGA chips, and reduces the hardware cost. At the same time, it solves the transplant problem caused by the inconsistent number of LED, and increases the transplant ability of the code.

【技术实现步骤摘要】
一种基于CPLD_FPGA的版本显示系统和方法
本专利技术涉及服务器CPLD/FPGA
，具体的说是一种基于CPLD_FPGA的版本显示系统和方法。
技术介绍
在服务器中，通常通过CPLD/FPGA进行整个服务器的上、下电时序控制，LED亮灭控制及通信控制等，为方便设计者与测试者明确服务器所处的阶段信息与版本信息，通常通过专门LED进行显示。服务器上通过LED来显示服务器所处的阶段信息与版本信息时，一般预留3个或4个LED，阶段一般分为EVT、DVT、PVT与MP，版本由所处的阶段因设计更新又往往包含多个版本，因此LED无法同时显示阶段信息与版本信息。其中，EVT（EngineeringVerificationTest）是工程验证测试阶段，DVT（DesignVerificationTest）是设计验证测试阶段，PVT（Pilot-runVerificationTest）是小批量过程验证测试阶段，MP（Mass-Production）是量产阶段。在现有设计中通常牺牲信息资源，只显示版本信息，这是一种折中设计，如要要同时显示阶段信息与版本信息就要增加LED个数，意味着使用更多的硬件成本与板卡面积，这在高密度的板卡设计中通常是不允许的。同时，根据项目需求不同，显示阶段信息与版本信息的LED通常也不同，通常为3个或4个LED，在不同设计中，通常修改Verilog代码来满足不同的设计需求，降低了代码的移植性。CPLD/FPGA是一款半定制的专用集成电路，具有可编程、可擦除、易于验证、集成度高及硬件资源丰富等系列优点，在前期开发验证及应用控制领域得到越来越广泛的应用。基于上述优点，通过CPLD/FPGA实现低层电路设计进而实现控制逻辑得到越来越广泛应用。
技术实现思路
本专利技术针对目前技术发展的需求和不足之处，提供一种基于CPLD_FPGA的版本显示系统和方法。本专利技术所述一种基于CPLD_FPGA的版本显示系统和方法，解决上述技术问题采用的技术方案如下：一种基于CPLD_FPGA的版本显示方法，通过Verilog硬件描述语言设计，并在代码顶层例化，根据实际需求给定LED数目参数及阶段版本输入信息；将CPLD/FPGA输出的LED控制信号接至LED控制LED的亮灭；具体实现流程包括：步骤一，给定LED个数和阶段版本信息；步骤二，通过FSM设计LED分时显示阶段版本信息，不需要额外增加LED数目；步骤三，LED数目通过参数化方式声明输入输出端口。进一步，步骤二，采用FSM设计，FSM采用Gray码设计；即第一个状态时空闲状态，然后过一段时间后，自动跳入阶段显示状态，再经过一段时间后所有LED熄灭跳转到下一个状态，最后进入版本显示状态，并显示版本信息；如此，在运行时一直循环在阶段信息与版本信息交替显示状态。进一步，步骤三，在声明时使用参数化方式，即通过#parameterLED_Width=…声明LED数目，然后期望阶段版本输入信号的位宽通过已声明的LED_Width进行定义，同时LED输出端口的位宽也使用LED_Width进行定义。进一步，所述基于CPLD_FPGA的版本显示方法，还包括对基于CPLD_FPGA的版本显示验证的步骤。进一步，所述对基于CPLD_FPGA的版本显示验证的步骤：通过ModelSim进行了功能仿真；得到仿真结果为：LED控制信号在阶段信息与版本信息间循环。一种基于CPLD_FPGA的版本显示系统，通过Verilog硬件描述语言设计，在代码顶层例化该版本显示系统；根据实际需求给定LED数目参数及阶段版本输入信息；CPLD/FPGA输出的LED控制信号连接LED来控制LED的亮灭；系统架构包括：信息模块，用于给定LED个数和阶段版本信息；分时显示模块，通过FSM分时显示阶段与版本信息，不需要额外增加LED数目；参数化模块，用于对分时显示模块的接口带宽采用参数化方式，使得不同设计中LED数目要求不同时，也无需修改代码而可以直接应用例化。进一步，所述分时显示模块，采用FSM设计，FSM采用Gray码设计，即第一个状态时空闲状态；然后经过一段时间后，自动跳入阶段显示状态；再经过一段时间后所有LED熄灭并跳转到下一个状态，最后进入版本显示状态，并显示版本信息；在运行时，一直循环在阶段信息与版本信息交替显示状态。进一步，所述参数化模块，在分时显示模块声明处使用参数化方式，即通过#parameterLED_Width=…声明LED个数，然后期望阶段版本输入信号的的位宽通过已声明的LED_Width进行定义，同时LED输出端口的位宽也使用LED_Width进行定义。进一步，所述基于CPLD_FPGA的版本显示系统，还包括对验证模块。进一步，所述验证模块：通过ModelSim进行了功能仿真；得到仿真结果为：LED控制信号在阶段信息与版本信息间循环。本专利技术所述一种基于CPLD_FPGA的版本显示系统和方法，与现有技术相比具有的有益效果是：本专利技术在不增加额外的LED以及CPLD/FPGA芯片的前提下，能够同时显示阶段信息与版本信息，降低了硬件成本；同时解决了由于LED数目不一致带来的移植性问题，使得不同设计中LED数目不同时，无需修改代码也可直接应用例化，增加代码的移植能力。附图说明为了更清楚的说明本专利技术实施例或现有技术中的
技术实现思路
，下面对本专利技术实施例或现有技术中所需要的附图做简单介绍。显而易见的，下面所描述附图仅仅是本专利技术的一部分实施例，对于本领域技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，但均在本专利技术的保护范围之内。附图1为LED分时显示阶段版本信息的示意图。具体实施方式为使本专利技术的技术方案、解决的技术问题和技术效果更加清楚明白，以下结合具体实施例，对本专利技术的技术方案进行清查、完整的描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域技术人员在没有做出创造性劳动的前提下获得的所有实施例,都在本专利技术的保护范围之内。实施例1:本实施例提出一种基于CPLD_FPGA的版本显示方法，通过Verilog硬件描述语言设计，并在代码顶层例化，根据实际需求给定LED数目参数及阶段版本输入信息；将CPLD/FPGA输出的LED控制信号接至LED阴极，LED阳极接Vcc，控制LED的亮灭。该基于CPLD_FPGA的版本显示方法，如附图1所示，具体实现流程包括：步骤一，给定LED个数和阶段版本信息；步骤二，LED分时显示阶段版本信息；具体的，通过FSM分时显示阶段与版本信息，这样解决了同时显示阶段与版本信息对LED数目要求多，增加硬件成本与PCB面积增大的矛盾，不需要额外增加LED数目；步骤三，LED数目通过参数化方式声明输入输出端口；具体的，LED数目通过参数化方式声明输入输出端口，实现一改全改，增加了基于CPLD_FPGA阶段版本显示在不同项目中的移植能力。本实施例还提出了一种基于CPLD_FPGA的版本显示系统，其技术方案与实施例1所述版本显示方法可以相互参照，通过Verilog硬件描述语言设计，在代码顶层例化该版本显示系统，根据实际需求给定LED数目参数及阶段版本输入信息；将CPLD/FPGA输出的LED控制信号接至LED阴极，LED本文档来自技高网...

【技术保护点】
一种基于CPLD_FPGA的版本显示方法，其特征在于, 通过Verilog硬件描述语言设计，并在代码顶层例化，根据实际需求给定LED数目参数及阶段版本输入信息；将CPLD/FPGA输出的LED控制信号接至LED控制LED的亮灭；具体实现流程包括：步骤一，给定LED个数和阶段版本信息；步骤二，通过FSM设计LED分时显示阶段版本信息；步骤三，LED数目通过参数化方式声明输入输出端口。

【技术特征摘要】
1.一种基于CPLD_FPGA的版本显示方法，其特征在于,通过Verilog硬件描述语言设计，并在代码顶层例化，根据实际需求给定LED数目参数及阶段版本输入信息；将CPLD/FPGA输出的LED控制信号接至LED控制LED的亮灭；具体实现流程包括：步骤一，给定LED个数和阶段版本信息；步骤二，通过FSM设计LED分时显示阶段版本信息；步骤三，LED数目通过参数化方式声明输入输出端口。2.根据权利要求1所述一种基于CPLD_FPGA的版本显示方法，其特征在于，所述步骤二，采用FSM设计，FSM采用Gray码设计；即第一个状态时空闲状态，然后过一段时间后，自动跳入阶段显示状态，再经过一段时间后所有LED熄灭跳转到下一个状态，最后进入版本显示状态，并显示版本信息；如此，在运行时一直循环在阶段信息与版本信息交替显示状态。3.根据权利要求2所述一种基于CPLD_FPGA的版本显示方法，其特征在于,所述步骤三，在声明时使用参数化方式，即通过#parameterLED_Width=…声明LED数目，然后期望阶段版本输入信号的位宽通过已声明的LED_Width进行定义，同时LED输出端口的位宽也使用LED_Width进行定义。4.根据权利要求3所述一种基于CPLD_FPGA的版本显示方法，其特征在于,还包括对基于CPLD_FPGA的版本显示验证的步骤。5.根据权利要求4所述一种基于CPLD_FPGA的版本显示方法，其特征在于，所述对基于CPLD_FPGA的版本显示验证的步骤：通过ModelSim进行了功能仿真；得到仿真结果为：LED控制信号在阶段信息...

【专利技术属性】
技术研发人员：季冬冬，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41