一种数据压缩方法、系统及其CPU处理器技术方案

本申请公开了一种数据压缩方法、系统及其CPU处理器，上述数据压缩方法包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。可见，本发明专利技术利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，实现了提升数据的压缩速率的目的。

A data compression method, system and its CPU processor

The invention discloses a method, a data compression system and CPU processor, including the data compression method, CPU processor is required for data compression algorithm for task division, get the serial execution tasks and parallel execution of tasks; the CPU processor will execute in parallel task loading to the hardware logic circuit, and parallel to the compressed data is sent to the hardware the logic circuit is required to execute the task; to execute tasks in parallel execution of parallel tasks corresponding to the compressed data using the hardware logic circuit, parallel task processing results, and parallel task processing results sent to the CPU processor; CPU processor uses serial execution tasks of parallel task processing results of the corresponding task executes serial, serial receive task the corresponding processing results. It can be seen that the implementation of parallel execution tasks in data compression algorithm is implemented by hardware logic circuit, and the serial execution task is accomplished by CPU processor, which achieves the purpose of increasing data compression rate.

【技术实现步骤摘要】
一种数据压缩方法、系统及其CPU处理器
本专利技术涉及数据压缩
，特别涉及一种数据压缩方法、系统及其CPU处理器。
技术介绍
随着信息技术和通信技术的高速发展，数据的产生量和交换量日益增加，这对数据的存储和传输提出严峻的挑战。对数据进行压缩处理，既可以节省数据存储所需要的存储空间，从而降低数据的存储成本，又可以节约数据传输和数据交换所消耗的传输带宽，从而降低数据的传输成本。数据压缩分为有损压缩和无损压缩两大类。有损压缩中解压后的数据和原始数据之间存在一定程度的失真，从而主要应用于图像处理和语音处理等领域。无损压缩是指对压缩后的数据执行解压缩操作，得到的数据和压缩前的数据完全一致，即不存在数据失真；无损压缩主要应用于文本数据、应用程序和特殊应用场合的图像数据(如指纹数据、医学图像)等的压缩。LZMA压缩算法是无损压缩算法的典型代表之一，其具有较高的压缩率，因而得到广泛的应用。目前，数据压缩算法一般通过软件实现，由中央处理器(CPU)执行数据的压缩处理。因此，当处理海量数据时，压缩程序会消耗大量的处理器资源。此外，采用CPU处理器执行软件压缩算法通常是一种串行行为，无法取得高效的并行处理效果，由此限制了数据的压缩速率。综上所述可以看出，如何进一步提升数据的压缩速率是目前亟待解决的问题。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种数据压缩方法、系统及其CPU处理器，能够进一步提升数据的压缩速率。其具体方案如下：一种数据压缩方法，包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；所述CPU处理器将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路；所述硬件逻辑电路利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器；所述CPU处理器利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。可选的，所述数据压缩方法，还包括：在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。本专利技术还公开了一种CPU处理器，包括：管理模块，用于对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；通信模块，用于将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路，以在所述硬件逻辑电路中利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果；串行模块，用于获取所述硬件逻辑电路发送的所述并行任务处理结果，利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。可选的，所述CPU处理器，还包括：数据清理模块，用于在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。本专利技术进一步公开了一种数据压缩系统，包括前述公开的CPU处理器和硬件逻辑电路；其中，所述硬件逻辑电路包括：并行模块，用于利用所述CPU处理器装载的并行执行任务对所述CPU处理器发送的待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器。可选的，所述硬件逻辑电路为FPGA。可选的，所述硬件逻辑电路为专用集成电路ASIC。可选的，所述硬件逻辑电路，还包括：数据存储电路，用于对所述并行任务处理结果进行存储。本专利技术中，数据压缩方法包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。可见，本专利技术先利用CPU处理器对数据压缩算法所需的任务进行划分，从而得到串行执行任务和并行执行任务，然后通过CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路，由此实现利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，由于相对于CPU处理器，硬件逻辑电路能够在处理并行执行任务时具有更快的速率；而相对于硬件逻辑电路，CPU处理器能够在处理串行执行任务时具有更快的速率，由此本专利技术实现了提升数据的压缩速率的目的。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例公开的一种数据压缩方法流程图；图2为本专利技术实施例公开的一种CPU处理器结构示意图；图3为本专利技术实施例公开的CPU处理器中串行模块的结构示意图；图4为本专利技术实施例公开的一种数据存储结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例公开了一种数据压缩方法，参见图1所示，该方法包括：步骤S11：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；步骤S12：CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；可以理解的是，在上述步骤S12之前，需要预先建立硬件逻辑电路的工作环境。步骤S13：硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；步骤S14：CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。本实施例中，CPU处理器对数据压缩算法所需的任务进行划分得到串行执行任务和并行执行任务之后，将会把并行执行任务发送至硬件逻辑电路中进行相应的并行处理，而划分后得到的串行执行任务则被截留在CPU处理器中来进行处理。当硬件逻辑电路将并行任务处理结果发送至CPU处理器之后，CPU处理器会进一步利用串行执行任务对并行任务处理结果执行相应的串行任务，从而得到最终的压缩数据。进一步的，本实施例中的数据压缩方法，还可以包括：在数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理，从而避免对以后CPU处理器再次进行数据压缩处理的压缩速率造成不良影响。可见，本专利技术实施例先利用CPU处理器对数据压缩算法所需的任务进行划分，从而得到串行执行任务和并行执行任务，然后通过CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路，由此实现利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，由于相对于CPU处本文档来自技高网...

【技术保护点】
一种数据压缩方法，其特征在于，包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；所述CPU处理器将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路；所述硬件逻辑电路利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器；所述CPU处理器利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。

【技术特征摘要】
1.一种数据压缩方法，其特征在于，包括：CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；所述CPU处理器将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路；所述硬件逻辑电路利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将所述并行任务处理结果发送至所述CPU处理器；所述CPU处理器利用所述串行执行任务对所述并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果。2.根据权利要求1所述的数据压缩方法，其特征在于，还包括：在所述数据压缩算法所需的任务全部执行完毕后，对垃圾数据进行清理处理。3.一种CPU处理器，其特征在于，包括：管理模块，用于对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；通信模块，用于将所述并行执行任务装载至硬件逻辑电路，并将所述并行执行任务所需的待压缩数据发送至所述硬件逻辑电路，以在所述硬件逻辑电路中利用所述并行执行任务对所述待压缩数据执行相应的并行任务，得...

【专利技术属性】
技术研发人员：李龙，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41