用于高时间数字转换器（TDC）分辨率的校准方法和设备技术

提供了一种时间数字转换器装置，包括：包括多个缓冲器的中等分辨率延迟单元，其被配置成接收参考时钟信号和数据时钟信号作为输入，并且被配置成输出多个延迟的数据时钟信号，其中所述多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，其被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中，所述多个核心包括：被配置成接收所述多个所述延迟的数据时钟信号中的一者的第一组延迟，被配置成接收所述参考时钟信号的第二组延迟；以及连接到所述第一组延迟和所述第二组延迟的输出的快速触发器，其中所述快速触发器的输出用于检查相位对准。

Calibration method and equipment for high time digital converter (TDC) resolution

Provides a time to digital converter device, including: a medium resolution includes a plurality of buffer delay unit configured to receive a reference clock signal and clock signal as the input data, and is configured to output a plurality of delayed data clock signal, the delay between the plurality of delayed data clock signal is medium the resolution of delay value; high resolution delay unit comprises a plurality of core, is configured to receive the reference clock signal from the medium resolution delay unit and the plurality of delayed data clock signal as input, wherein the plurality of core is configured to include: the first group delay in receiving the data the clock signal of a plurality of the delay in one, is configured to second group delay receiving the reference clock signal; and connected to the first A fast flip flop with group delay and output of the second set delay, wherein the output of the Fast Flip Flops is used to check the phase alignment.

【技术实现步骤摘要】
用于高时间数字转换器(TDC)分辨率的校准方法和设备
本文所公开的各种实施例大体上涉及一种电路时序。
技术介绍
全数字锁相环(ADPLL)可在射频(RF)电路中用作频率合成器以形成用于发射器或接收器的稳定本地振荡器。这归因于ADPLL的低功耗和高集成度。
技术实现思路
下文呈现各种实施例的简要概述。在以下概述中可能做出一些简化和省略，所述概述旨在突出和引入各种实施例的一些方面，而非限制本专利技术的范围。在稍后的章节中将描述足以让本领域的普通技术人员能获得且使用本专利技术概念的优选实施例的详细描述。本文所描述的各种实施例涉及时间数字转换器装置，包括：包括多个缓冲器的中等分辨率延迟单元，该中等分辨率延迟单元被配置成接收参考时钟信号和数据时钟信号作为输入，并且配置成输出多个延迟的数据时钟信号，其中多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，该高分辨率延迟单元被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中，所述多个核心包括：被配置成接收所述多个所述延迟的数据时钟信号中的一者的第一组延迟，被配置成接收所述参本文档来自技高网...

【技术保护点】
一种时间数字转换器装置，其特征在于，包括：包括多个缓冲器的中等分辨率延迟单元，该中等分辨率延迟单元被配置成接收参考时钟信号和数据时钟信号作为输入，并且被配置成输出多个延迟的数据时钟信号，其中所述多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，该高分辨率延迟单元被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中所述多个核心包括：第一组延迟，被配置成接收所述多个所述延迟数据时钟信号中的一者，第二组延迟，被配置成接收所述参考时钟信号；以及连接到所述第一组延迟和所述第二组延迟的输出的快速触发器，其中该快速触发器的输出指...

【技术特征摘要】
2016.04.11 EP 16290067.41.一种时间数字转换器装置，其特征在于，包括：包括多个缓冲器的中等分辨率延迟单元，该中等分辨率延迟单元被配置成接收参考时钟信号和数据时钟信号作为输入，并且被配置成输出多个延迟的数据时钟信号，其中所述多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，该高分辨率延迟单元被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中所述多个核心包括：第一组延迟，被配置成接收所述多个所述延迟数据时钟信号中的一者，第二组延迟，被配置成接收所述参考时钟信号；以及连接到所述第一组延迟和所述第二组延迟的输出的快速触发器，其中该快速触发器的输出指示高分辨率延迟值。2.根据权利要求1所述的装置，其特征在于，所述第一组延迟和所述第二组延迟包括多个串联电容器。3.根据权利要求1所述的装置，其特征在于，所述多个核心中的每一核心包括两个多路复用器。4.根据权利要求1所述的装置，其特征在于，所述多个核心被配置成接收将所述核心置于校准模式的控制信号。5.根据权利要求1所...

【专利技术属性】
技术研发人员：迪迪埃·萨莱，奥利弗·文森特·多阿尔，克里斯蒂安·帕瓦奥莫雷拉，比拉玛·贡巴拉，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：美国,US