两级存储器全行写入制造技术

存储器控制器接收存储器无效请求，该存储器无效请求引用在具有远存储器和近存储器的两级系统存储器拓扑中的远存储器的行，识别近存储器的与该行对应的地址，并且在该地址处读取数据以确定在近存储器中是否存在该行的副本。如果该地址的数据包含远存储器的另一行的副本并且该另一行的该副本是“脏的”，则该数据将被转储清除到远存储器。发送针对存储器无效请求的“完成”，以指示一致性代理被授予对该行的独占访问权限。通过独占访问，将修改该行以生成该行的修改版本，并且将使用该行的修改版本重写近存储器的该地址。

Full line write in two level memory

The memory controller receives a memory request is invalid, the memory request is invalid reference memory in two level system far far and near memory topology with memory memory in the memory, recognition nearly corresponds to the row address, and read data in the address to determine whether there is a copy of the bank in recent memory. If the data of the address contains a copy of another row of the remote memory and the copy of the other line is dirty, the data will be dumped to the remote memory. The completion of the invalid request to the memory is sent to indicate that the consistency agent is granted exclusive access to the row. By exclusive access, the line will be modified to generate a modified version of the row, and the modified version of the row will be used to override the address of the near memory.

【技术实现步骤摘要】
【国外来华专利技术】两级存储器全行写入相关申请的交叉引用本申请要求于2015年3月27日提交的题为“TWOLEVELMEMORYFULLLINEWRITES”的美国非临时专利申请14/670,857的权益和优先权，该美国非临时专利申请通过引用方式以其整体并入本文。
本公开一般涉及计算体系结构领域，更具体地涉及缓冲存储器协议。
技术介绍
半导体加工和逻辑设计的进步允许增加可能存在于集成电路器件上的逻辑的数量。作为必然的结果，计算机系统配置已经从系统中的单个或多个集成电路演变为单个集成电路上存在的多个核、多个硬件线程和多个逻辑处理器，以及集成在这些处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。由于更强的将更多的处理能力装配在较小的封装中的能力，因此较小的计算设备的普及度增加。智能手机、平板电脑、超薄笔记本电脑和其他用户设备呈指数级增长。然而，这些较小的设备依赖于用于超过外形规格的数据存储和复杂处理的服务器。因此，高性能计算市场(即服务器空间)的需求也在增加。例如，在现代服务器中，通常不仅存在具有多个核的本文档来自技高网...

【技术保护点】
一种装置，包括：存储器控制器，用于访问两级存储器，其中所述两级存储器包括近存储器和远存储器，所述近存储器用作所述远存储器的高速缓冲存储器，并且所述存储器控制器用于：接收特定存储器无效请求，其中所述特定存储器无效请求引用远存储器的特定行；识别与所述特定行相关联的近存储器的特定地址；读取近存储器的所述特定地址以确定所述近存储器中是否存在所述行的副本，其中如果在所述读取中识别的数据包括远存储器的另一行的副本并且所述另一行的副本包括修改的数据，则所述存储器控制器将所述特定地址的数据转储清除到所述远存储器；并且发送针对所述特定存储器无效请求的完成以指示一致性代理被授予所述特定行的独占副本，其中所述特定行...

【技术特征摘要】
【国外来华专利技术】2015.03.27 US 14/670,8571.一种装置，包括：存储器控制器，用于访问两级存储器，其中所述两级存储器包括近存储器和远存储器，所述近存储器用作所述远存储器的高速缓冲存储器，并且所述存储器控制器用于：接收特定存储器无效请求，其中所述特定存储器无效请求引用远存储器的特定行；识别与所述特定行相关联的近存储器的特定地址；读取近存储器的所述特定地址以确定所述近存储器中是否存在所述行的副本，其中如果在所述读取中识别的数据包括远存储器的另一行的副本并且所述另一行的副本包括修改的数据，则所述存储器控制器将所述特定地址的数据转储清除到所述远存储器；并且发送针对所述特定存储器无效请求的完成以指示一致性代理被授予所述特定行的独占副本，其中所述特定行的独占副本将要被修改以生成所述特定行的修改版本，并且近存储器的所述特定地址将要被用所述特定行的所述修改版本重写。2.根据权利要求1所述的装置，其中，所述完成是在对远存储器的任何读取和写入的完成之前响应于所述特定存储器无效请求而被发送的。3.根据权利要求1所述的装置，其中，所述存储器控制器还用于：从所述读取中识别出远存储器中的除所述特定行以外的行的副本被存储在所述近存储器的所述特定地址中；识别出除所述特定行以外的行的副本包括修改的数据；并且重写远存储器中的所述行以包括所述修改的数据。4.如权利要求3所述的装置，其中，在近存储器的所述特定地址被用所述特定行的所述修改版本重写之前，所述特定行的副本不被写入所述特定地址。5.根据权利要求1所述的装置，其中，所述存储器控制器还用于：接收将所述特定行的所述修改版本写入到所述近存储器的所述特定地址的写入请求；并且使所述近存储器的所述特定地址被用所述特定行的所述修改版本重写。6.根据权利要求5所述的装置，其中，所述写入请求是从一致性代理接收的。7.根据权利要求5所述的装置，其中，所述写入请求使所述特定行的目录状态从已修改转变为无效。8.根据权利要求1所述的装置，其中，所述特定地址中的所述行的副本的目录状态在所述读取中被识别。9.根据权利要求8所述的装置，其中，如果在所述读取中识别出远存储器的另一行，则所述特定行的目录状态被假设为任意(A)状态。10.根据权利要求1所述的装置，其中，所述存储器控制器被包括在缓冲存储器芯片中。11.根据权利要求10所述的装置，其中，所述特定存储器无效请求通过缓冲存储器接口被接收。12.根据权利要求11所述的装置，其中，所述缓冲存储器接口与通用输入/输出(GPIO)接口分离，并且所述缓冲存储器接口包括基于所述通用输入/输出(GPIO)接口的物理层的物理层。13.根据权利要求1所述的装置，其中，所述特定存储器无效请求是多个存储器无效请求之一。14.根据权利要求13所述的装置，其中，所述特定存储器无效请求对应于指示所述特定行的即将到来的全行写入的请求。15.根据权利要求1所述的装置，其中，当所述读取展现近存储器的所述特定地址中存在除了所述特定行以外的行的干净副本时，没有远存储器的写入或读取响应于所述特定存储器无效请求而被执行。16.根据权利要求1所述的装置，其中，所述特定行的目录状态不直接响应于所述特定存储器无效请求而改变。17.一种方法，包括：接收特定存储器无效请求...

【专利技术属性】
技术研发人员：R·G·布兰肯希普，J·D·张伯伦，YC·刘，V·吉塔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US