一种由加解密模块阵列组成的高速加解密装置制造方法及图纸

本发明专利技术公开了一种由加解密模块阵列组成的高速加解密装置，包括通信接口、用于管理加解密模块阵列中各加解密单元的资源分配和状态管理的加解密阵列管理模块、主控制器和加解密模块阵列；主控制器用于依据各个加解密单元的运行状态及输入加解密指令携带的身份信息将加解密指令发送至相应的通道控制单元，依据输出指令携带的身份信息从相应的加解密单元输出经过加解密的数据，并返回计算机主机；加解密模块阵列包括多组加解密模块，每组加解密模块包括一个通道控制单元以及通过总线协议接口与通道控制单元一一对应连接的加解密单元。本发明专利技术将提高了并行加解密的运算规模，提高了加解密的效率，且采用阵列方式排布的成本更低。

A high speed encryption and decryption device composed of encryption and decryption module array

The invention discloses a high-speed encryption device composed of encryption and decryption module array, including communication interface, used for encryption and decryption, the encryption and decryption module array management unit of resource allocation and management status of decryption module in the array controller and the encryption module array; the main controller is used for encryption and decryption according to each unit operation state and input encryption instruction carry identity information will be sent to the corresponding decryption command channel control unit according to the output instruction carry identity information output from the encryption unit after the corresponding encryption and decryption of the data, and return to the host computer; the encryption and decryption module array includes a plurality of encryption and decryption modules, each module comprises an encryption and decryption a channel control unit and the bus protocol interface and channel control unit corresponding to the encryption and decryption unit connected. The invention improves the operation scale of parallel encryption and decryption, improves the efficiency of encryption and decryption, and reduces the cost of arranging in array mode.

【技术实现步骤摘要】
一种由加解密模块阵列组成的高速加解密装置
本专利技术涉及硬件加密领域，特别是涉及一种由加解密模块阵列组成的高速加解密装置。
技术介绍
当今社会，计算机设备的数据安全性要求越来越高，对加解密的性能要求也越来越高。计算机采用软件加密的方式会增加运行负荷、又容易被人利用黑客手段破解，故需要采用硬件加密设备。但是，目前国内的硬件加密设备的加密部件排列较为分散，导致加密设备整体的运算规模小且成本高，并进而导致性能不够高，处理效率低，处理速度慢。因此，如何提供一种处理效率高的加解密装置是本领域技术人员目前需要解决的问题。
技术实现思路
本专利技术的目的是提供一种由加解密模块阵列组成的高速加解密装置，将一个加解密单元与其对应的通道控制单元以及总线协议接口作为一组加解密模块，将多组加解密模块排布为加解密阵列，提高了并行加解密的运算规模，提高了加解密的效率，且采用阵列方式排布的成本更低。为解决上述技术问题，本专利技术提供了一种由加解密模块阵列组成的高速加解密装置，包括：通信接口，用于接收计算机主机输入的加解密指令；所述加解密指令内携带有待加解密数据和身份信息；接收计算机主机发送的输出指令，所述输出指令携带有待输出的加解密数据的身份信息；所述加解密指令所携带的身份信息与所述输出指令所携带的身份信息一一对应；加解密模块阵列管理模块，用于检测加解密模块阵列中各个加解密单元的运行状态并为加解密指令分配空闲的加解密单元；分别与所述通信接口、所述加解密模块阵列管理模块连接的主控制器，用于依据各个所述加解密单元的运行状态及所述加解密指令携带的身份信息，控制将所述加解密指令发送至相应的通道控制单元；依据所述输出指令控制从相应的加解密单元内输出经过加解密的数据，并返回计算机主机；所述加解密模块阵列，包括多组加解密模块，每组加解密模块包括一个通道控制单元以及通过总线协议接口与所述通道控制单元一一对应连接的加解密单元；所述通道控制单元，用于将接收到的所述输入加解密指令发送至对应的加解密单元内；所述加解密单元，用于依据接收到的所述输入加解密指令内的待加解密数据进行加解密运算并进行存储。优选地，所述通道控制单元具体包括：通道数据缓存，用于缓存自身通过的数据，DMA直接内存存取模块，用于对接收到的所述加解密指令进行直接内存存取传输；通道控制器，用于对所述DMA模块进行控制。优选地，所述加解密单元具体包括：加解密区块，用于依据接收到的所述加解密指令内的待加解密数据进行加解密运算；单元控制器，用于控制所述加解密区块的运算操作；单元数据缓存，用于缓存加解密运算后得到的数据。优选地，所述加解密单元具体为专用的加解密芯片。优选地，所述加解密指令携带的身份信息包括会话标识和加解密流水号。优选地，所述通道控制单元与加解密单元的总线协议接口可以为SD接口、EMMC接口、UFS接口、SATA接口、SPI接口中的任一种。本专利技术提供了一种由加解密模块阵列组成的高速加解密装置，包括通信接口、加解密模块阵列管理模块、主控制器、加解密阵列，通过通信接口输入的加解密指令携带有待加解密数据以及身份信息，主控制器依据输入加解密指令携带的身份信息将其分配给相应的空白加解密模块内进行处理，可见，在接收到多个输入加解密指令时，只要存在足够的空白加解密模块，则这些输入加解密指令对应的输入任务之间即可互不影响，分别由不同的加解密模块并行处理，从而大大提高了硬件加密或解密的处理效率以及处理速度，加密或解密的效率高。并且，本专利技术将加解密模块组成阵列的形式，提高了加解密装置整体的运算规模，进而提高了其并行处理能力，加解密的效率高，且采用阵列方式排布的成本更低。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术提供的一种由加解密模块阵列组成的的高速数据加密装置的结构示意图；图2为本专利技术提供的加解密模块阵列中通道控制单元的结构示意图；图3为本专利技术提供的加解密模块阵列中加解密单元的结构示意图；图4为本专利技术提供的一个由芯片C01和eMMC芯片来实现的实施案例；图5为本专利技术实施案例中通道控制单元对应eMMC通道控制单元的结构示意图；图6为本专利技术实施案例中加解密模块采用eMMC来实现的结构示意图。具体实施方式本专利技术的核心是提供一种由加解密模块阵列组成的高速加解密装置，将一个加解密单元与其对应的通道控制单元以及总线协议接口作为一组加解密模块，将多组加解密模块排布为加解密阵列，提高了并行加解密的运算规模，提高了加解密的效率，且采用阵列方式排布的成本更低。为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供了一种由加解密模块阵列组成的高速数据加密装置，参见图1所示，图1为本专利技术提供的一种由加解密模块阵列组成的的高速数据加密装置的结构示意图；该装置包括：通信接口1，用于接收计算机主机输入的加解密指令；加解密指令内携带有待加解密数据和身份信息；接收计算机主机发送的输出指令，输出指令携带有待输出的加解密数据的身份信息；加解密指令所携带的身份信息与输出指令所携带的身份信息一一对应；加解密模块阵列管理模块3，用于检测加解密模块阵列4中各个加解密单元42的运行状态并为加解密指令分配空闲的加解密单元42；分别与通信接口1、加解密模块阵列管理模块3连接的主控制器2，用于依据各个加解密单元42的运行状态及加解密指令携带的身份信息，控制将加解密指令发送至相应的通道控制单元41；依据输出指令控制从相应的加解密单元42内输出经过加解密的数据，并返回计算机主机；加解密模块阵列4，包括多组加解密模块，每组加解密模块包括一个通道控制单元41以及通过总线协议接口410与通道控制单元41一一对应连接的加解密单元42；通道控制单元41，用于将接收到的输入加解密指令发送至对应的加解密单元42内；加解密单元42，用于依据接收到的输入加解密指令内的待加解密数据进行加解密运算并进行存储。可以理解的是，为了保证输出指令能够读取出之前加密或解码的数据，输出指令与加解密指令携带的身份信息必须一一对应。其中，上述通道控制单元41与加解密单元42之间的总线协议接口410可以采用SD(用于插SD卡的接口)接口、EMMC(EmbeddedMultiMediaCard，嵌入式多媒体控制器)接口、UFS(UniversalFlashStorage，通用闪存存储)接口、SATA(SerialAdvancedTechnologyAttachment，串行ATA)接口、SPI(SerialPeripheralInterface，串行外设接口)接口中的任一种，当然，本专利技术对此不作具体限定。另外，上述加解密指令携带的身份信息包括会话标识和加解密流水号。需要注意的是，用户输入一个加密指令或解密指令后，不必等到处理完成即可发本文档来自技高网...

【技术保护点】
一种由加解密模块阵列组成的高速加解密装置，其特征在于，包括：通信接口，用于接收计算机主机输入的加解密指令；所述加解密指令内携带有待加解密数据和身份信息；接收计算机主机发送的输出指令，所述输出指令携带有待输出的加解密数据的身份信息；所述加解密指令所携带的身份信息与所述输出指令所携带的身份信息一一对应；加解密模块阵列管理模块，用于检测加解密模块阵列中各个加解密单元的运行状态并为加解密指令分配空闲的加解密单元；分别与所述通信接口、所述加解密模块阵列管理模块连接的主控制器，用于依据各个所述加解密单元的运行状态及所述加解密指令携带的身份信息，控制将所述加解密指令发送至相应的通道控制单元；依据所述输出指令控制从相应的加解密单元内输出经过加解密的数据，并返回计算机主机；所述加解密模块阵列，包括多组加解密模块，每组加解密模块包括一个通道控制单元以及通过总线协议接口与所述通道控制单元一一对应连接的加解密单元；所述通道控制单元，用于将接收到的所述输入加解密指令发送至对应的加解密单元内；所述加解密单元，用于依据接收到的所述输入加解密指令内的待加解密数据进行加解密运算并进行存储。

【技术特征摘要】
1.一种由加解密模块阵列组成的高速加解密装置，其特征在于，包括：通信接口，用于接收计算机主机输入的加解密指令；所述加解密指令内携带有待加解密数据和身份信息；接收计算机主机发送的输出指令，所述输出指令携带有待输出的加解密数据的身份信息；所述加解密指令所携带的身份信息与所述输出指令所携带的身份信息一一对应；加解密模块阵列管理模块，用于检测加解密模块阵列中各个加解密单元的运行状态并为加解密指令分配空闲的加解密单元；分别与所述通信接口、所述加解密模块阵列管理模块连接的主控制器，用于依据各个所述加解密单元的运行状态及所述加解密指令携带的身份信息，控制将所述加解密指令发送至相应的通道控制单元；依据所述输出指令控制从相应的加解密单元内输出经过加解密的数据，并返回计算机主机；所述加解密模块阵列，包括多组加解密模块，每组加解密模块包括一个通道控制单元以及通过总线协议接口与所述通道控制单元一一对应连接的加解密单元；所述通道控制单元，用于将接收到的所述输入加解密指令发送至对应的加解密单元内；所述加解密单元，用于依据接...

【专利技术属性】
技术研发人员：骆建军，楚传仁，魏凤标，周斌，
申请(专利权)人：杭州华澜微电子股份有限公司，
类型：发明
国别省市：浙江,33