本实用新型专利技术涉及一种低延时啸叫抑制装置，包括模拟数字转换器以及数字模拟转换器，该低延时啸叫抑制装置还包括双通道并行芯片，其输入端连接模拟数字转换器，其输出端连接数字模拟转换器，双通道并行片的并行通道中，第一通道进行时域陷波处理，第二通道进行啸叫频点检测，且第二通道输出至第一通道。实施本实用新型专利技术实施例，具有如下有益效果：本实用新型专利技术提供的低延时啸叫抑制装置通过FPGA芯片进行啸叫频点检测以及时域陷波处理的并行处理，能够大幅度节约时间，啸叫频点检测部分可以视作不消耗时间，保证了系统的低延时、实时性。
【技术实现步骤摘要】
一种低延时啸叫抑制装置
本技术涉及一种啸叫抑制设备，尤其涉及一种低延时啸叫抑制装置。
技术介绍
扩声系统中，由于传声器与扬声器在同一声场中同时使用，扬声器的声音通过周围界面的反射被传声器接收经过功率放大器放大后，又经扬声器送出，从而形成了一个声学环路。当该环路的传递函数在某个频点的增益大于1且相位为2π的整数倍时，扩声系统将变得不稳定即导致啸叫发生。根据扩声系统啸叫的形成原因，一般的啸叫抑制方法主要有改善房间声学环境、在扩声系统中串联均衡器或者移频器等，另外，还有一些数字信号啸叫抑制处理方法，如：自适应回波抵消法，空间滤波法、陷波法等。传统的啸叫抑制方法：改善房间声学环境、在扩声系统中串联均衡器或者移频器等，这些方法虽然系统延时较小，但对系统的音质损伤大、而且传声增益的提高较少。近年来，随着数字信号处理技术的迅速发展，又出现了一些新的啸叫抑制方法，如自适应回波抵消法，空间滤波法、陷波法等。上述啸叫一直方法都需要使用单通道芯片，在芯片中进行顺序的啸叫频点检测以及时域陷波处理，因此这些算法虽然对音质的损伤较小，但其缺点就是算法复杂度较高，复杂计算带来的系统延时较高，从而导致扩声系统的实时性较差。
技术实现思路
本技术实施例所要解决的技术问题在于，针对目前的啸叫抑制装置中算法复杂度较高，复杂计算带来的系统延时较高，从而导致扩声系统的实时性较差的问题，提出了一种低延时啸叫抑制装置。为了解决上述技术问题，本技术实施例提供了一种低延时啸叫抑制装置，包括模拟数字转换器以及数字模拟转换器，该低延时啸叫抑制装置还包括双通道并行芯片，其输入端连接模拟数字转换器，其输出端连接数字模拟转换器，双通道并行片的并行通道中，第一通道进行时域陷波处理，第二通道进行啸叫频点检测，且第二通道输出至第一通道。其中，第二通道中分为啸叫检测、啸叫频点定位以及陷波器系数计算三部分，且依照此顺序串联设置。其中，双通道并行芯片为FPGA芯片。其中，第一通道的输出端连接数字模拟转换器。实施本技术实施例，具有如下有益效果：本技术提供的低延时啸叫抑制装置通过FPGA芯片进行啸叫频点检测以及时域陷波处理的并行处理，能够大幅度节约时间，啸叫频点检测部分可以视作不消耗时间，保证了系统的低延时、实时性。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本技术一实施例中的低延时啸叫抑制装置的结构示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。请参见图1，图1是本技术一实施例中的低延时啸叫抑制装置的结构示意图。该低延时啸叫抑制装置包括模拟数字转换器11、双通道并行芯片12以及数字模拟转换器13。双通道并行芯片的输入端连接模拟数字转换器11，其输出端连接数字模拟转换器13，双通道并行片的并行通道中，第一通道121进行时域陷波处理，第二通道122进行啸叫频点检测，且第二通道122输出至第一通道121。第一通道121的输出端连接数字模拟转换器13。第二通道122中分为啸叫检测、啸叫频点定位以及陷波器系数计算三部分，且依照此顺序串联设置。其中，双通道并行芯片优选为FPGA芯片12。首先，模拟音频信号通过模拟数字转换器11转换为数字音频信号后，输入FPGA芯片12，在FPGA芯片12中，数字音频信号分别输入到第一通道121与第二通道122中进行并行处理。第一通道121中进行时域陷波处理，第二通道122中进行啸叫频点检测。而由时域陷波处理模块处理后的数字音频信号即为经过啸叫抑制处理的输出数字音频信号。啸叫频点检测计算十分复杂，分为啸叫检测、啸叫频点定位以及陷波器系数计算三部分。当啸叫频点检测没有新的陷波器系数输出时，时域陷波处理按原陷波器系数进行处理。因此，复杂的啸叫频点检测计算所带来的延时不会影响系统的总延时，仅会影响对啸叫频点的抑制速度。而时域陷波处理仅包含简单的乘加计算，计算速度快，计算延时非常低。因此，整个系统的延时基本由时域陷波处理决定，而不受啸叫频点检测的延时影响。最后FPGA输出的数字音频信号通过数字模拟转换器13再转换为模拟音频信号输出。实施本技术实施例，具有如下有益效果：本技术提供的低延时啸叫抑制装置通过FPGA芯片进行啸叫频点检测以及时域陷波处理的并行处理，能够大幅度节约时间，啸叫频点检测部分可以视作不消耗时间，保证了系统的低延时、实时性。以上仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...
【技术保护点】
一种低延时啸叫抑制装置，包括模拟数字转换器以及数字模拟转换器，其特征在于，所述低延时啸叫抑制装置还包括双通道并行芯片，其输入端连接所述模拟数字转换器，其输出端连接所述数字模拟转换器，所述双通道并行片的并行通道中，第一通道进行时域陷波处理，第二通道进行啸叫频点检测，且所述第二通道输出至所述第一通道。
【技术特征摘要】
1.一种低延时啸叫抑制装置，包括模拟数字转换器以及数字模拟转换器，其特征在于，所述低延时啸叫抑制装置还包括双通道并行芯片，其输入端连接所述模拟数字转换器，其输出端连接所述数字模拟转换器，所述双通道并行片的并行通道中，第一通道进行时域陷波处理，第二通道进行啸叫频点检测，且所述第二通道输出至所述第一通道。2.如权利要...
【专利技术属性】
技术研发人员：汪志明，
申请(专利权)人：湖北飞利信电子设备有限公司，
类型：新型
国别省市：湖北,42
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